ソリューション

FPGA デザインシミュレーションおよびデバッグ HTML/PDF ドキュメンテーションプロジェクト・マネンジメント/統合環境グラフィカル/テキスト・デザイン・エントリ FPGAベンダーサポート	ファンクショナルベリフィケーションアサーション/ファンクショナル・カバレッジ UVM トランザクション・デバッギング UVM, OVM, VMM OS-VVM™ コード・カバレッジリンティング/デザイン解析 CDC および RDC 検証 QEMU 協調シミュレーション	ハードウェア・エミュレーション・ソリューション協調エミュレーション UVMシミュレーション・アクセラレーションアクセラレーションのスケーラビリティ検証用IP SoCのパーティショニングエミュレーションのデバッギング
プロトタイピング Scalable HES™ Prototyping Platform HES Proto-AXI Host Interface Multi-FPGA Design Partitioning ARM Cortexのサポート RTAX/RTSX Prototyping	要求管理要求の取り込みトレーサビリティ変更の影響分析テスト管理チーム・ベースのメソドロジドキュメントおよびレポート	組込ソリューションモノのインターネット（IoT）自動車ADAS Networking
DO-254 コンプライアンス HDL コーディング基準ツール・アセスメントおよびクオリフィケーション FPGA レベルのイン・ターゲット・テスト HDL 詳細設計および検証 DO-254テンプレートおよびチェックリスト	特殊アプリケーションレグレッション・マネージャ暗号化 DSPに適合したRTLデザインフロー	ハイパフォーマンス・コンピューティングコンピュータビジョン暗号化とセキュリティゲノム・アライメント高頻度トレーディング大規模HPC 組込みHPC

製品情報

FPGAシミュレーション Active-HDL Active-HDL Designer Edition Active-HDL Student Edition	ファンクショナルベリフィケーション Riviera-PRO ALINT-PRO	エミュレーション HES-DVM HES FPGA Boards TySOM Boards Daughter Cards RTAX/RTSX Adaptor Boards RTAX/RTSX Netlist Converter
Embedded TySOM™ EDK	要求管理 Spec-TRACER	航空分野向け検証 DO-254/CTS
大学プログラム ALINT EDU EDU Requirements	VIP/IPプロダクト

イベント

Universal VHDL Verification Methodology (UVVM) – The standardized open source VHDL testbench architecture (US)
Universal VHDL Verification Methodology (UVVM) – The standardized open source VHDL testbench architecture (EU)
Embedded Vision Summit 2018

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