ソリューション

FPGA デザインシミュレーションおよびデバッグ HTML/PDF ドキュメンテーションプロジェクト・マネンジメント/統合環境グラフィカル/テキスト・デザイン・エントリ FPGAベンダーサポート	ファンクショナルベリフィケーションメトリクスドリブン検証 UVM トランザクション・デバッギング UVM, OVM, VMM OS-VVM™ リンティング/デザイン解析 CDC および RDC 検証 QEMU 協調シミュレーション	ハードウェア・エミュレーション・ソリューション協調エミュレーション UVMシミュレーション・アクセラレーションアクセラレーションのスケーラビリティ検証用IP SoCのパーティショニングエミュレーションのデバッギング
プロトタイピング Scalable HES™ Prototyping Platform HES Proto-AXIインターコネクトマルチFPGAデザインのパーティショニング ARM Cortexのサポート RTAX/RTSX Prototyping	要求管理要求の取り込みトレーサビリティ変更の影響分析テスト管理チーム・ベースのメソドロジドキュメントおよびレポート	組込ソリューション Zynq US+ FPGAを使用したディープラーニング NVMe データストレージモノのインターネット（IoT）自動車ADAS Networking 4K UltraHD イメージング PythonとPYNQ COVID-19の検出
DO-254 コンプライアンス HDL コーディング基準ツール・アセスメントおよびクオリフィケーション FPGA レベルのイン・ターゲット・テスト HDL 詳細設計および検証 DO-254テンプレートおよびチェックリスト	特殊アプリケーションレグレッション・マネージャ暗号化 DSPに適合したRTLデザインフロー	ハイパフォーマンス・コンピューティングコンピュータビジョン暗号化とセキュリティゲノム・アライメント高頻度トレーディング大規模HPC 組込みHPC

製品情報

FPGAシミュレーション Active-HDL Active-HDL Designer Edition Active-HDL Student Edition	ファンクショナルベリフィケーション Riviera-PRO ALINT-PRO	エミュレーション HES-DVM HES Proto-AXI HESボード TySOMボード Daughter Cards RTAX/RTSX アダプタボード RTAX/RTSXネットリストコンバータ syntHESer
Cloud HES-DVM Proto Cloud Edition	Embedded TySOM™ EDK	要求管理 Spec-TRACER
航空分野向け検証 DO-254/CTS	大学プログラム ALINT EDU EDU Requirements	VIP/IPプロダクト

会社案内

会社概要	オフィス Corporate Offices Distributors Sales	採用情報
Case Studies	お客様の声 Cast Cobham Gaisler CVC Daktronics Elbit InterMotion Technology Ocean Logic Renishaw Silora R&D Telesoft Thales EDU Others	ニュースルーム
ブログ	Driving Innovation in Image Sensors and High Speed Analog/Mixed-Signal Design Integrating SystemVerilog and SCE-MI for Faster Emulation Speed In Memory of Jerry Kaczynski Why Randomize? Following the Roadmap to Successful Traceability SCE-MI for SoC Verification Verilog-AMS & Multi-Level Simulation The WHAT is mandatory but the HOW is entirely optional 90’s Kid Active-HDL Celebrates Sweet 16 The Magic of CyberWorkBench HW Designers: Brush up on your SV with Online Training ASIC/FPGA High Level Synthesis Solution from NEC Leverage Hardware Acceleration for Faster Simulation Working Smarter not Harder Legacy Schematic Designs Giving you a Headache? Riviera-PRO 2013.06 Enables Class Hierarchy Visualization more(...)	パートナー UNITE Partner Program Benefits
会社ロゴ	Usecases Fabless Semiconductor Digital Imaging Solution Defense Research Electronics RD Xelic	SPIFFプログラム
イベント

サポート

Customer Portal

Training

Registration

Resources

next

ダウンロード

プロダクト・ビルド	評価ライセンスをリクエスト	サポート
Resources

Search

RSS

Feedback

個人情報の取り扱いについて

Legal

Online Training

Survey

Ask Us a Question

x

Ask Us a Question

x

Incorrect data entered.

Thank you! Your question has been submitted. Please allow 1-3 business days for someone to respond to your question.

Internal error occurred. Your question was not submitted. Please contact us using Feedback form.

We use cookies to ensure we give you the best user experience and to provide you with content we believe will be of relevance to you. If you continue to use our site, you consent to our use of cookies. A detailed overview on the use of cookies and other website information is located in our Privacy Policy.