A Proven EDA Solutions Provider makes all the difference.

アルデックは、最新の言語標準をサポートする先進の検証手法を提供して、
お客様が、進化を続ける技術を活用しながら発展することをお約束します。

FPGA デザイン

FPGAベンダーサポートシミュレーションおよびデバッグプロジェクト・マネンジメント/統合環境グラフィカル/テキスト・デザインエントリHTML/PDF ドキュメンテーション

プロトタイピング

SoCおよびASICプロトタイピングRTAX/RTSX ネットリスト・コンバータMicrosemi™(Actel)プロトタイピングARM Cortexのサポート

ファンクショナルベリフィケーション

アサーション/ファンクション・カバレッジUVM トランザクション・デバッギングUVM, OVM, VMMOS-VVM™コード・カバレッジリンティング/デザイン解析非同期クロックドメイン検証

要求管理

トレーサビリティチーム・ベースのメソドロジテスト管理ドキュメントおよびレポート変更の影響分析要求の取り込み

ハードウェア・エミュレーション・ソリューション

協調エミュレーションUVMシミュレーション・アクセラレーションアクセラレーションのスケーラビリティ検証用IPSoCのパーティショニングエミュレーション・デバッギング

DO-254 コンプライアンス

HDL コーディング基準ツール・アセスメントおよびクオリフィケーションのプロセスFPGA レベルのイン・ターゲット・テストHDL 詳細設計および検証

特殊アプリケーション

レグレッション・マネージャ暗号化DSPとRFの協調シミュレーション
アルデック、Active-HDLの強力なカバレッジ・データベースに条件・パスカバレッジを追加、網羅的なカバレッジ解析を完成 3月 16 アルデック、HES-DVMの最新リリースでSCE-MIパイプベースフローを導入して大容量データのストリーミングに対応、速度を30%アップ 3月 15 Design units come to faster Riviera-PRO release 3月 11 アルデック、UVMサポートを拡張し新しいデバッグ機能を搭載したRiviera-PROの最新バージョンをリリース 3月 09 Aldec reprograms HES7 for AXI4 speed 2月 26 すべてのニュースを表示
Getting into SystemVerilog from VHDL: Guidance from a VHDL Guru with Doulos 5月 04 (トレーニング, Online) Introduction to Aldec Riviera-PRO - High Performance Mixed-language Simulator (Asia) 5月 05 (ウェブセミナー, Online) アサーション・ワークショップ SVA編(無料) 5月 13 (トレーニング, Tokyo, Japan) アサーション・ワークショップ PSL編(無料) 5月 17 (トレーニング, Tokyo, Japan) 3-Day DO-254 Practitioner’s Course 5月 18 - 20 (トレーニング, Las Vegas, NV) すべてのイベントを表示
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