Aldec and Silvaco present Mixed-Signal Simulation Solution at DAC 2017 6月 15 Aldec @ DAC 2017: Presenting Breakthrough Innovations in SoC Design & Verification 6月 06 EE Web: The Benefits of HW/SW Co-Simulation for Zynq-Based Designs 6月 06 Intelligent Areospace: In safe hands: requirement-based testing for design assurance of complex, safety-critical components with high impacts of failure 5月 30 SemiWiki Interviews Dr. Stanley Hyduke, founder and CEO of Aldec 5月 29 すべてのニュースを表示
Addressing the Challenges of SoC Verification in practice using Co-Simulation (EU) 6月 29 (ウェブセミナー, Online) Addressing the Challenges of SoC Verification in practice using Co-Simulation (US) 6月 29 (ウェブセミナー, Online) DVCon Japan 2017 6月 30 (業界イベント, Shin-Yokohama, Japan) Avionics System Symposium (ASSK) 7月 06 - 07 (業界イベント, South Korea) MATLAB/Simulink協調検証ワークショップ（無料） 7月 07 (トレーニング, Tokyo, Japan) すべてのイベントを表示
FPGA Accelerator for Genome Aligner - ReneGENE OSVVM VHDLファンクションカバレッジからUCISベースのデータベースへ（英語） UVVM - A game changer for FPGA VHDL Verification Advanced RTL Debugging for Zynq SoC Designs Efficient CDC Debugging Using Phase-based Methodology for Large FPGA/ASIC Multi-clock Designs すべてのウェブセミナーを表示
