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アルデックは、最新の言語標準をサポートする先進の検証手法を提供して、
お客様が、進化を続ける技術を活用しながら発展することをお約束します。

FPGA デザイン

FPGAベンダーサポートシミュレーションおよびデバッグプロジェクト・マネンジメント/統合環境グラフィカル/テキスト・デザインエントリHTML/PDF ドキュメンテーション

プロトタイピング

スケーラブルなHES™プロトタイピングプラットフォームHES Proto-AXIホストインタフェースマルチFPGAでのデザイン・パーティショニングARM CortexのサポートRTAX/RTSXプロトタイピング

ファンクショナルベリフィケーション

Metric Driven VerificationUVM トランザクション・デバッギングUVM, OVM, VMMOS-VVM™リンティング/デザイン解析非同期クロックドメイン検証QEMU 協調シミュレーション

要求管理

トレーサビリティチーム・ベースのメソドロジ要求の取り込みテスト管理変更の影響分析ドキュメントおよびレポート

ハードウェア・エミュレーション・ソリューション

協調エミュレーションUVMシミュレーション・アクセラレーションアクセラレーションのスケーラビリティ検証用IPSoCのパーティショニングエミュレーション・デバッギング

ハイパフォーマンス・コンピューティング(HPC)

コンピュータビジョン暗号化・セキュリティゲノムアライメント高頻度トレーディング大規模HPC組込みHPC

DO-254 コンプライアンス

HDL コーディング基準ツール・アセスメントおよびクオリフィケーションのプロセスFPGAレベルのインターゲット・テストHDL 詳細設計および検証DO-254テンプレートおよびチェックリスト

特殊アプリケーション

レグレッション・マネージャ暗号化DSPとRFの協調シミュレーション

組込システム

モノのインターネット (IoT)自動車ADASネットワーキング
Aldec to Present at the 6th China National FPGA Industry Development Forum 7月 20 有限ステートマシンと Xilinx IPベースデザインの設計早期におけるスタティック解析の強化 7月 19 SemiWiki: RAL, Lint and VHDL-2018 6月 11 Aldec @ DAC 2018: Presenting Innovative SoC Design & Verification Methodologies 6月 07 アルデック、Riviera-PRO™に自動UVMレジスタジェネレータ、ユニットリンティング、初期のVHDL 2018拡張機能の3つの機能強化を実施 5月 08 すべてのニュースを表示
MATLAB/Simulink協調検証ワークショップ(無料) 8月 22 (トレーニング, Tokyo, Japan) Spec-TRACER導入ワークショップ(無料) 8月 24 (トレーニング, Tokyo, Japan) VHDL設計/検証トレーニング 8月 28 - 29 (トレーニング, Tokyo, Japan) Design Solution Forum 2018 9月 12 (業界イベント, Yokohama, Japan) From Traceability to Reusability for Safety-Critical FPGA Projects (EU) 9月 13 (ウェブセミナー, Online) すべてのイベントを表示
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