ダウンロード What's New Overview 製品構成 製品カタログ Resources News Training Multimedia FAQ Contact Sales 機能検証 Riviera-PRO™は、次世代の最先端FPGAやSoCを制作するエンジニアの検証ニーズに対応します。テストベンチ生産性の最大化、再利用、高性能シミュレーション・エンジンとデバッグ機能を様々な抽象レベルで統合することによる自動化、さらには最新言語と検証ライブラリ規格のサポートなどが、Riviera-PROで実現できます。 主な特徴と利点 高性能シミュレーション 広範囲のシミュレーション最適化アルゴリズムで、VHDL, Verilog/SystemVerilog, SystemC, 混合言語のシミュレーションで最高性能を達成 業界随一の容量とシミュレーション性能で、非常に複雑なシステム開発でのレグレッションのスループットを向上 Universal Verification Methodology（UVM）などの最新の検証ライブラリを完全サポート VHDL検証ライブラリ（OSVVM、およびUVVM）を完全サポート 高度なデバッギング 混合言語の統合デバッグ環境、時間のかかるデザイン解析を短縮し迅速なバグ修正を可能に UVM Toolbox, UVM Graph, Class Viewer, トランザクション・ストリーム／データ等が、OVM/UVMクラス・ライブラリをベースとしたデザインの視覚マッピングとデバッグが可能 組込みデバッギングツールでコードトレース、波形、データフロー、FSMウィンドウ、カバレッジ、アサーション、メモリ可視化を提供 網羅的なアサーションベース検証（SVAおよびPSL）でデザイン観測性向上とデバッグ時間短縮 高度なコードカバレッジと機能カバレッジ、および高速な測定値ベースの検証完了が可能なカバレッジ解析ツール ユーザ定義テストプランをカバレッジ・データベースにリンクした効果的な検証フロー Plotビューワとイメージ・ビューワが大規模なアレイデータを視覚化 業界随一の投資対効果（ROI） Riviera-PROは、革新的な製品を今までより低コストかつ短い時間で開発するのを可能にします 完全なデザインフロート検証フローの構築に必要なパートナーシップや統合を特徴とします アルデックのソリューションにはトレーニングとサポートが付属します Featuredデモンストレーションビデオ1.0 Riviera-PRO™ Overview: Advanced Verification Platformウェブセミナーの録画VHDL-2019: Just the New Stuff Part 4: Testbench EnhancementsFast Track to Riviera-PRO, Part 2: Advanced Debugging, Code Coverage and Scripting The impact of AMC-152A guidance on design and verification process of DO-254 projects VHDL-2019: Just the New Stuff Part 1: Interfaces, Conditional Analysis, File IO, and The New EnvironmentVHDL-2019: Just the New StuffPart 2: Protected Types and Verification Data StructuresVHDL-2019: Just the New Stuff Part 3: RTL EnhancementsAddressing the Challenges of SoC Verification in practice using Co-SimulationFast Track to Riviera-PRO, Part 1: Design Entry and Simulation Fast Track to Riviera-PRO, Part 2: Advanced Debugging, Code Coverage and ScriptingOSVVM: ASIC level VHDL Verification, Simple enough for FPGAsEffective Testbench Creation Using Cocotb and PythonVerifying Resets and Reset Domain CrossingsTaming Testbench Messaging and Error Reporting with OSVVM's Logs and AlertsUniversal VHDL Verification Methodology (UVVM) – The standardized open source VHDL testbench architectureVHDL testbenches using models, scoreboards and transactionsCreating an AXI4 Lite, Transaction Based VHDL Testbench with OSVVMUVVM steps up a gear: A review of some of the new features in this standardized VHDL verification methodologyDesigning Finite State Machines for Safety Critical SystemsCommon Testbench Development for Simulation and PrototypingCreating Better Self-Checking FPGA Verification Tests with Open Source VHDL Verification Methodology (OSVVM)UVM Simulation-based environment for Ibex RISC-V CPU core with Google RISC-V DVUVM-based Verification of Custom Instructions with RISC-V CoresHigh-Performance PCIe 5.0 IP + VIP UVM Verification Environment Debugging Multi-Core Designs using Vitis + Aldec Riviera-PRO Co-Simulation for Zynq US+ MPSoCAccelerating Verification Component development with OSVVM Model Independent TransactionsFunctional Verification of Clock Domain Crossing IssuesFast Track to Riviera-PRO, Part 1: Design Entry and SimulationチュートリアルRiviera-PRO GUI基本シミュレーションホワイトペーパーUsing Plots for HDL Debugging as a Powerful Alternative to Traditional WaveformsHDL Simulation Acceleration Solution for Microchip FPGA DesignsアプリケーションノートRiviera-PROとALINTのプロジェクトタスク連携MATLAB®からRiviera-PROをコントロール
