Active-HDL 製品構成

Features Desktop Master[Hide]Designer Edition[Hide]Plus Edition *[Hide]Expert Edition *[Hide]
デザイン・エントリおよびドキュメンテーション
HDL/テキスト/ブロックダイアグラム/ステートマシン・エディタ
Active-HDLでは、色々な種類の記述を混ぜてデザインすることができます。デザインは、テキストのHDLコードや、ブロック・ダイアグラム、ステート・ダイアグラムなどで作れます。 More   
yesyesyesyes
テンプレートとオートコンプリートによる言語アシスタント
言語アシスタントはHDLやSystemCのソースコードやアルデックのマクロ・コマンド開発に役立つツールです。 More   
yesyesyesyes
マクロ、Tcl/TK、Perlスクリプトのサポート
アルデックのシミュレータは次のスクリプト言語をサポートしています。それぞれ抽象度のレベルが違い、用途に応じて使い分けることができます。 More   
yesyesyesyes
マウス・ストローク
マウスをシンプルに動かすことによって、一般的に良く使用されるタスクを実行します。例えば、マウスを右クリックしながらマウスを上下に移動してズームインおよびズームアウトを行うことができます。 More   
yesyesyesyes
Code2Graphics™コンバータ
Code2GraphicsコンバータはテキストのソースコードをActive-HDLのブロック・ダイアグラムやステート・マシンに自動変換するツールです。 More   
yes-yesyes
レガシー・スケマティック・デザインのインポートおよびシンボルのインポート・エクスポート
Active-HDLでは、レガシーのスケマティック・デザインをインポートするユーティリティで、Xilinx Foundation Series, ViewLogic ViewDrawシリーズ、その他EDIFネットリストを出力できるツールからデザインのインポートが可能です。 More   
yes-yesyes
PDF/HTML/Bitmap画像へのエクスポート
デザインの複雑度が増し、IPの再利用が一般的になり、デザイン・チームが複数階、多部門、さらには複数の国にまたがるようになるにつれて、デザインしたコンポーネントの素早いドキュメンテーションがますます重要な課題になっています。 More   
yes-yesyes
高機能PDFエクスポート(ベクタ画像)
デザインやワークスペースをPDFにエクスポートすることができます。エクスポートのプロセスはウィザードで管理します。エクスポートのオプションが豊富に選べるので、ホットリンクを組み込んだ、色々なニーズに合ったPDFを作成できます。 More   
Option-yesyes
プロジェクト管理
全FPGAメーカー向けデザイン・フロー・マネージャ
デザイン・フロー・マネージャとは、Altera®, Atmel®, Lattice®, Microsemi™(Actel), Quicklogic®, Xilinx®その他メーカーから提供されるシミュレーション・ツール、合成ツール、インプリメンテーション・ツールを1つの開発環境に統合し、設定、制約、実行などを管理するツールです。 More   
yesyesyesyes
リビジョン管理インタフェース
Active-HDLは色々なソース・リビジョン管理システムと通信・連携する機能があります。 More   
yesyesyesyes
チーム・ベースのデザイン・マネンジメント
複雑なFPGAプロジェクトは、様々なチーム間を管理しチームメンバー間のコラボレーションを必要としている場合が多くあります。チームが素早くプロジェクトの共同作業を行うことができる強力なデザイン・マネンジメント・ツールを所有していることが非常に重要です。 More   
yesyesyesyes
ワークスペースとデザインのアーカイブ
デザイン・ファイルを誤って削除するのを防止したり、ファイルのやりとりやバックアップのオプションとして、Active-HDLは開発中のデザインやワークスペース全体をひとつのZipファイルにアーカイブするArchive Design機能を持っています。 More   
yesyesyesyes
マルチデザイン・ワークスペースのサポート
Active-HDLでは、複数のデザインを同時に開いて1つの上位プロジェクトにまとめることができます。 More   
--yesyes
PCBインタフェース(自動的なFPGA I/Oの同期)
アルデックとそのパートナーは共同で、PCBデザイン・キャプチャ・ツールとHDLベースのFPGAデザイン管理ツールやシミュレータとの間のマイグレーションを円滑化する統合ソリューションを開発しました。 More   
--yesyes
コード生成ツール
IPコア・ジェネレータ
IPコア・ジェネレータはActive-HDLに組込のツールで、パラメータ設定可能なモジュールを集めたものです。モジュールはVHDLやVerilogで記述したシステムに組み込むことができます。 More   
yes-yesyes
VHPI/PLI/VPI, SystemC トランザクタと新規ファイル・ウィザード
Verilog PLI インタフェースは、シミュレーションされるVerilogモデルにアクセスしてデータを修正するための標準的な方法です。PLIインタフェースはユーザ定義のタスクと関数を作成してActive-HDLと協調動作します。 More   
yes-yesyes
波形からのテストベンチ生成
機能検証をスピードアップするために強力なテストベンチ自動生成機能を開発しました。波形エディタから作った波形やシミュレーション中に作られた波形から、デザイン・ユニットのテストベンチを生成させることができます。 More   
--yesyes
ステート・マシンからのテストベンチ生成
Active-HDLに組込の補助的検証ツールで、ステート・マシン・エディタから生成されたHDLコードをテストするためのテストベンチを作成します。 More   
--yesyes
標準サポート
VHDL IEEE 1076(1987, 1993, 2002,2008および2018)
アルデックのシミュレータはIEEE 1076-1993規格とIEEE 1076™-2002 VHDLおよびIEEE 1076™-2008規格を完全にサポートします。 More   
yesyesyesyes
Verilog® HDL IEEE 1364(1995, 2001および2005)
アルデックのシミュレータはIEEE 1364-2005規格を完全にサポートしています。レガシーから新規まで、バラエティ豊富なVerilogデザインをシミュレーションできるように、アルデックのシミュレータはVerilog '95モード、2001モードおよび2005モードで稼働させることができます。 More   
yesyesyesyes
SystemVerilog IEEE 1800 (2005, 2009 and 2012) - デザイン
SystemVerilogはVerilogの拡張セットで、高い抽象度のモデリングと大規模デジタル・システムの効率的な検証を可能にします。 More   
yesyesyesyes
EDIF 2 0 0
EDIF 2 0 0フォーマットのネットリストのシミュレーションはほとんどのアルデックのシミュレータでサポートされています。 More   
--yesyes
SystemC™ 2.3.1 IEEE 1666/TLM 2.0
SystemCはハードウェアのモデリングを可能にするC言語を拡張したCライブラリです。厳密にはCのクラスライブラリですが、SystemCは独自の言語であると見られる場合があります。 More   
--Optionyes
シミュレーション/ベリフィケーション
シミュレーションのパフォーマンス
Active-HDLはVHDL/Verilogのシミュレーション最適化機能を備え、シミュレーションを高速化してシミュレーション時間を大幅に削減します。 More   
-BenchmarkBenchmarkBenchmark
単言語または複数言語デザインのサポート
アルデックのシミュレータはほとんどのバージョンで混合言語(VHDLとVerilog)をサポートしていますが、単言語のみのサポート(VHDLのみ、またはVerilogのみ)も提供しています。 More   
-Mixed Onlyyesyes
Verilog Programming Language Interface(PLI/VPI)
Verilog PLI(Programming Language Interface)とVPI(Verilog Procedural Interface)はシミュレーションするVerilogモデルのデータにアクセスして修正するための標準的なインタフェースです。 More   
yesyesyesyes
VHDL Programming Language Interface(VHPI)
VHPIインタフェースはActive-HDLやRiviera-PROでエラボレートされたVHDLモデルのデータにアクセスして修正するための標準的なインタフェースです。 More   
--yesyes
言語インタフェース・ウィザード(PLI/VPI/VHPI/DPI)
言語インタフェース・ウィザード(PLI/VPI/VHPI/DPI) More   
--yesyes
ウィザード付属のSystemVerilog IEEE DPI
DPI-Cウィザードは、DPI-Cのタスクや関数名、その引数(名前、タイプ、モード、またオプションとしてデフォルト値や範囲)などを入力できるユーティリティです。 More   
--yesyes
シミュレーション・モデルの保護
ライブラリ保護機能は4段階のセキュリティ機能があり、コンパイルしたモデルをライブラリ・ファイルの形で配布する際にソースコードを提供しないように保護します。 More   
-yesyesyes
Verilog® IEEE 1364™-2005 暗号化
標準的なデザイン・ソース暗号化を活用すると、バイナリ・ファイル暗号化よりも非常に簡単にIPの開発と配布ができるようになります。 More   
-yesyesyes
VHDL IEEE 1076™-2008 暗号化
標準的なデザイン・ソース暗号化を活用すると、バイナリ・ファイル暗号化よりも非常に簡単にIPの開発と配布ができるようになります。 More   
-yesyesyes
バリュー・チェンジ・ダンプ(VCDおよび拡張VCD)のサポート
VCD(バリュー・チェンジ・ダンプ)ファイル形式はIEEE1364-1995規格で規定されています。VCDファイルはASCIIファイルで、ヘッダ情報、変数定義および変数値の変化を保存します。 More   
-yesyesyes
バッチ・モード・シミュレーション、リグレッション(VSimSA)
VSimSAはバッチ処理に特化したスタンドアロンのVHDL/Verilogシミュレーション環境です。 More   
--yesyes
プロファイラ(パフォーマンス計測)
プロファイラはシミュレータにもっとも負荷をかけるデザイン・ユニットやコード・セクションを特定するツールです。この情報はシミュレーション環境を最適化してパフォーマンスを改善するのに非常に役立ちます。 More   
--Optionyes
コンパイル済みFPGA メーカー・ライブラリ
Active-HDLにはFPGAメーカー(Altera®, Lattice®, Microsemi™(Actel), Xilinx® その他)のコンパイル済みライブラリが付属します。 More   
yesyesyesyes
Intel FPGA 言語非依存ライブラリ
このオプションは、VHDLライセンスのみお持ちのアルデック・ユーザが、Verilogライセンスを購入せずにアルテラの最新のライブラリをシミュレーションできるようにするオプションです(デザイン・ユニットがVerilog/SystemVerilogで書かれているので本来必要)。 More   
-yesyesyes
Microsemi® 言語非依存ライブラリ
このオプションは、VHDLライセンスのみお持ちのアルデック・ユーザが、Verilogライセンスを購入せずにMicrosemiのIPをシミュレーションできるようにするオプションです。 More   
-yesyesyes
Xilinx® SecureIP のサポート
アルデックのシミュレータはXilinxツールのIP配信方法であるSecureIPをサポートしています。 More   
-yesyesyes
SFM(サーバ・ファーム・マネージャ)
サーバ・ファーム・マネージャはローカル・ネットワークで稼働するツールで、指定のタスクをスケジューリングしてネットワーク上の指定のコンピュータで自動的に実行させることができます。 More   
-OptionOptionOption
64-bit Simulation
The ability for the simulator to run at 64-bit bus throughput application speeds and utilize extended memory. More   
--Optionyes
デバッグおよび解析
コンフィグレーション・サポート対応階層ビューワ
デザイン階層ビューワはエラボレーションを実行せずにプロジェクトの構造を確認するツールです。 More   
yesyesyesyes
対話的コード実行トレース
ソースコードのステップ実行は、最も一般的なデバッグ手段の1つです。ステップ実行は、コードを1行毎に実行します。 More   
-yesyesyes
高度なブレークポイント管理
シミュレーションはブレークポイントで停止させることができます。アルデックはソースコードのブレークポイントと信号のブレークポイントを両方ともサポートします。 More   
-yesyesyes
グラフィックス・アニメーションによるシグナル・プローブ
アルデックのシミュレータはシミュレーション中もグラフィカルなデザイン・ソースとの通信を維持して、ポートと信号の活動中の値をブロック・ダイアグラム・エディタに送り込み、その値をカラフルなプローブとして表示することができます。 More   
-yesyesyes
メモリ・ビューワ
メモリ・ビューワはアクティブなデザインの中のメモリ・オブジェクトを表示するためのデバッギング・ツールです。 More   
-yesyesyes
FSM toolbox
Active-HDLにはオブジェクト並べ替え、ダイアグラム・レポート、遷移のトレース、現在のステートのハイライトなど、ダイアグラムのデバッグを支援する機能があります。 More   
-yesyesyes
Accelerated Waveform Viewer (ASDB)
高速波形ビューワは、バイナリ・シミュレーション・データベース(*asdb)に保存されたシミュレーション・データを高速にグラフィック表示するツールです。 More   
-yesyesyes
複数の波形ウィンドウ
シミュレーション中に複数の信号を観察しなければならない大規模なデザインでは、それらを1つのウィンドウに収めておくのは不便です。信号すべては1つのウィンドウには入らないので、スクロールを繰り返さなければ確認したい波形データにたどり着きません。 More   
-yesyesyes
波形入力(スティムレータ)
大規模デザインの一部を素早くチェックする必要がある場合、テストベンチを作成するのは効率がいいとは言えません。テストベンチはデザイン全体をシミュレーションを複数実行して完全にテストするときに意味があります。 More   
-yesyesyes
波形比較およびエディタ
高速波形ビューワは必須の解析ツールですが、信号データを変更する必要が時々あります。 More   
--yesyes
ポスト・シミュレーション・デバッギング
ポスト・シミュレーション・デバッギングはシミュレーション終了後にシミュレーション結果を確認するための高機能ツールです。 More   
--yesyes
C++ デバッガ
Cコード・デバッグ・オプションとは、PLI, VHPI, SystemC, C/C++ソースコードをオープンソースのgdbデバッガでデバッグできる機能です。 More   
--yesyes
シグナル・エージェント(VHDLおよび混合言語のみ)
VHDLのシグナル・エージェントはVHDLブロックからVHDL信号のモニタリングや駆動を行います。信号はインタフェースを介して配線されていなくても、グローバル・パッケージで宣言されていなくても大丈夫です。 More   
--yesyes
X-Trace
X-Traceとは、シミュレーションされたモデルの中で、有効値から未知の値か、未初期化値、ユーザー定義値への変化の情報をレポートすることで、予期しない値の原因を突き止められるようにするツールです。 More   
--yesyes
データフロー
データフロー・ウィンドウは、アクティブなデザインの接続を調査し、シミュレーション中にインスタンス、コンカレント文、信号、ネットおよびレジスタの間でのデータフローを解析できる強力なツールです。 More   
--yesyes
追加のスタンドアロン高速波形ビューワ(ASDB)
スタンドアロンの波形ビューワは前回のシミュレーション結果を表示したり、シミュレーションを実行中に結果をすぐに表示したりすることができます。 More   
--OptionOption
Riviera-PRO と ALINTとの統合
Riviera-PROやALINTとの統合はワンクリックで完了します。Active-HDL内部からRiviera-PROやALINTを起動できます。統合されていることで、ユーザはデザインのどの段階でもActive-HDLプロジェクトをRiviera-PROやALINTにエクスポートすることが可能です。 More   
Option-Optionyes
アサーション・デバッギング
プロジェクトにアサーションとカバーを入れることで、設計エンジニアとデバッグ・エンジニアは通常のシミュレーションとデバッギングを複数のウィンドウで実行しながらデザインのビヘイビアを観察することができるようになります。 More   
--Option1yes
アサーションおよびカバレッジ・ツール
Code Coverage (Statement/Branch, Expression/Condition, Path), Toggle Coverage, Functional Coverage (OSVVM)
コード・カバレッジは検証プロセスを補助するデバッギング・ツールです。Active-HDLでは次のコード・カバレッジ・ツールでソースコードを検証することができます。 More   
--yesyes
PSL IEEE 1850, SystemVerilog IEEE 1800™, OpenVeraアサーションおよびファンクション・カバレッジ
現代のシステム設計とその検証アルゴリズムにとって、アサーションとファンクショナル・カバレッジで使うプロパティの仕様は必要不可欠な要素です。 More   
--Optionyes
デザイン・ルール・チェック
ALINT-PROと基本ルール・ライブラリ
Aldec® ALINT-PRO™ is a design verification solution for RTL code written in VHDL, Verilog, and SystemVerilog. The solution performs static analysis based on RTL and SDC™ source files uncovering critical design issues early in the design cycle. More   
--Option2yes
Aldec Premium Rule Library (VHDL and Verilog)
Dual-language rule library driven by customer requests. More   
--Option2Option2
Aldec SystemVerilog Rule Library
Rules for SystemVerilog RTL design subset that cover new varieties of harmful RTL defects related to new language constructs. More   
--Option2Option2
Aldec CDC Rule Library (VHDL and Verilog)
Language-independent rules for CDC and RDC verification aimed to avoid metastability issues in complex designs. More   
--Option2Option2
STARC Verilog / VHDL ルール・ライブラリ
The most comprehensive rule library covering large variety of topics. More   
--Option2Option2
DO-254 Verilog / VHDLルール・ライブラリ
ALINTはDO-254準拠を促進する新しいルール・ライブラリ・セットに対応します。 More   
--Option2Option2
RMM Rule Library(VHDL/Verilog)
Dual-language rule library automates the methodology for effective design reuse and verification. More   
--Option2Option2
協調シミュレーション・インターフェース
MathWorks Simulink®
Simulinkインタフェースは、強力な可視化・解析ツールを提供してわかりやすいハードウェア検証を実現するツールです。 More   
--yesyes
MathWorks MATLAB®
アルデックのシミュレータとMathWorks社の直感的なMATLAB言語とテクニカル・コンピューティング環境を統合します。 More   
--Optionyes
ライセンス・タイプ
1年間・時限ライセンス
1年間・時限ライセンス(年間ライセンス、TBL)は1年ごとに製品の使用権を与えるライセンスです。TBLには1年間のサポート契約が付いてきます。 More   
yesyesyesyes
ノードロック/フローティング・ライセンス
ノードロック/フローティング・ライセンス More   
yesyesyesyes
永久ライセンス
永久ライセンスは有効期限のないライセンスです。永久ライセンスには1年間のサポート契約が付いてきます。 More   
yes-yesyes
サポート・プラットフォーム
Windows® 10/8.1/8/7/2012/2008/2003 - (32/64-Bit)
最新のすべてのプラットフォームでビルドがテストされ、ユーザのワークステーションで正しく動作することを確認しています。 More   
yesyesyesyes
* -

configurations are avaiable with VHDL-only, Verilog-Only and Dual-Language Favors


Option1 - Requires PSL IEEE 1850, SystemVerilog IEEE 1800™ and OpenVera Assertions feature
Option2 -

ALINT-PRO™ is a separate Aldec product; each of extra rule libraries requires separate license part


Ask Us a Question
x
Ask Us a Question
x
Captcha ImageReload Captcha
Incorrect data entered.
Thank you! Your question has been submitted. Please allow 1-3 business days for someone to respond to your question.
Internal error occurred. Your question was not submitted. Please contact us using Feedback form.
We use cookies to ensure we give you the best user experience and to provide you with content we believe will be of relevance to you. If you continue to use our site, you consent to our use of cookies. A detailed overview on the use of cookies and other website information is located in our Privacy Policy.