Active-HDL 製品構成

Active-HDLでは、色々な種類の記述を混ぜてデザインすることができます。デザインは、テキストのHDLコードや、ブロック・ダイアグラム、ステート・ダイアグラムなどで作れます。More >>

言語アシスタントはHDLやSystemCのソースコードやアルデックのマクロ・コマンド開発に役立つツールです。More >>

アルデックのシミュレータは次のスクリプト言語をサポートしています。それぞれ抽象度のレベルが違い、用途に応じて使い分けることができます。More >>

マウスをシンプルに動かすことによって、一般的に良く使用されるタスクを実行します。例えば、マウスを右クリックしながらマウスを上下に移動してズームインおよびズームアウトを行うことができます。More >>

Code2GraphicsコンバータはテキストのソースコードをActive-HDLのブロック・ダイアグラムやステート・マシンに自動変換するツールです。More >>

Active-HDLでは、レガシーのスケマティック・デザインをインポートするユーティリティで、Xilinx Foundation Series, ViewLogic ViewDrawシリーズ、その他EDIFネットリストを出力できるツールからデザインのインポートが可能です。More >>

デザインの複雑度が増し、IPの再利用が一般的になり、デザイン・チームが複数階、多部門、さらには複数の国にまたがるようになるにつれて、デザインしたコンポーネントの素早いドキュメンテーションがますます重要な課題になっています。More >>

デザイン・フロー・マネージャとは、Altera®, Atmel®, Lattice®, Microsemi™（Actel）, Quicklogic®, Xilinx®その他メーカーから提供されるシミュレーション・ツール、合成ツール、インプリメンテーション・ツールを1つの開発環境に統合し、設定、制約、実行などを管理するツールです。More >>

Active-HDLは色々なソース・リビジョン管理システムと通信・連携する機能があります。More >>

複雑なFPGAプロジェクトは、様々なチーム間を管理しチームメンバー間のコラボレーションを必要としている場合が多くあります。チームが素早くプロジェクトの共同作業を行うことができる強力なデザイン・マネンジメント・ツールを所有していることが非常に重要です。More >>

デザイン・ファイルを誤って削除するのを防止したり、ファイルのやりとりやバックアップのオプションとして、Active-HDLは開発中のデザインやワークスペース全体をひとつのZipファイルにアーカイブするArchive Design機能を持っています。More >>

Active-HDLでは、複数のデザインを同時に開いて1つの上位プロジェクトにまとめることができます。More >>

アルデックとそのパートナーは共同で、PCBデザイン・キャプチャ・ツールとHDLベースのFPGAデザイン管理ツールやシミュレータとの間のマイグレーションを円滑化する統合ソリューションを開発しました。More >>

IPコア・ジェネレータはActive-HDLに組込のツールで、パラメータ設定可能なモジュールを集めたものです。モジュールはVHDLやVerilogで記述したシステムに組み込むことができます。More >>

Verilog PLI インタフェースは、シミュレーションされるVerilogモデルにアクセスしてデータを修正するための標準的な方法です。PLIインタフェースはユーザ定義のタスクと関数を作成してActive-HDLと協調動作します。More >>

機能検証をスピードアップするために強力なテストベンチ自動生成機能を開発しました。波形エディタから作った波形やシミュレーション中に作られた波形から、デザイン・ユニットのテストベンチを生成させることができます。More >>

Active-HDLに組込の補助的検証ツールで、ステート・マシン・エディタから生成されたHDLコードをテストするためのテストベンチを作成します。More >>

アルデックのシミュレータはIEEE 1076-1993規格とIEEE 1076™-2002 VHDLおよびIEEE 1076™-2008規格を完全にサポートします。More >>

アルデックのシミュレータはIEEE 1364-2005規格を完全にサポートしています。レガシーから新規まで、バラエティ豊富なVerilogデザインをシミュレーションできるように、アルデックのシミュレータはVerilog '95モード、2001モードおよび2005モードで稼働させることができます。More >>

SystemVerilogはVerilogの拡張セットで、高い抽象度のモデリングと大規模デジタル・システムの効率的な検証を可能にします。More >>

EDIF 2 0 0フォーマットのネットリストのシミュレーションはほとんどのアルデックのシミュレータでサポートされています。More >>

ベリフィケーションライブラリ (OSVVM, UVVM, cocotb)More >>

SystemCはハードウェアのモデリングを可能にするC言語を拡張したCライブラリです。厳密にはCのクラスライブラリですが、SystemCは独自の言語であると見られる場合があります。More >>

SystemVerilog IEEE 1800™ (2005, 2009, 2012, 2017 and 2023) - 検証More >>

Active-HDLはVHDL/Verilogのシミュレーション最適化機能を備え、シミュレーションを高速化してシミュレーション時間を大幅に削減します。More >>

アルデックのシミュレータはほとんどのバージョンで混合言語（VHDLとVerilog）をサポートしていますが、単言語のみのサポート（VHDLのみ、またはVerilogのみ）も提供しています。More >>

Verilog PLI（Programming Language Interface）とVPI（Verilog Procedural Interface）はシミュレーションするVerilogモデルのデータにアクセスして修正するための標準的なインタフェースです。More >>

VHPIインタフェースはActive-HDLやRiviera-PROでエラボレートされたVHDLモデルのデータにアクセスして修正するための標準的なインタフェースです。More >>

言語インタフェース・ウィザード（PLI/VPI/VHPI/DPI）More >>

DPI-Cウィザードは、DPI-Cのタスクや関数名、その引数（名前、タイプ、モード、またオプションとしてデフォルト値や範囲）などを入力できるユーティリティです。More >>

ライブラリ保護機能は4段階のセキュリティ機能があり、コンパイルしたモデルをライブラリ・ファイルの形で配布する際にソースコードを提供しないように保護します。More >>

標準的なデザイン・ソース暗号化を活用すると、バイナリ・ファイル暗号化よりも非常に簡単にIPの開発と配布ができるようになります。More >>

標準的なデザイン・ソース暗号化を活用すると、バイナリ・ファイル暗号化よりも非常に簡単にIPの開発と配布ができるようになります。More >>

IEEE 1735™ 相互運用可能な暗号化方式More >>

VCD（バリュー・チェンジ・ダンプ）ファイル形式はIEEE1364-1995規格で規定されています。VCDファイルはASCIIファイルで、ヘッダ情報、変数定義および変数値の変化を保存します。More >>

VSimSAはバッチ処理に特化したスタンドアロンのVHDL/Verilogシミュレーション環境です。More >>

プロファイラはシミュレータにもっとも負荷をかけるデザイン・ユニットやコード・セクションを特定するツールです。この情報はシミュレーション環境を最適化してパフォーマンスを改善するのに非常に役立ちます。More >>

Active-HDLにはFPGAメーカー（Altera®, Lattice®, Microsemi™（Actel）, Xilinx® その他）のコンパイル済みライブラリが付属します。More >>

アルデックのシミュレータはXilinxツールのIP配信方法であるSecureIPをサポートしています。More >>

The ability for the simulator to run at 64-bit bus throughput application speeds and utilize extended memory.More >>

Traceability from Requirements to HDL Source CodeMore >>

デザイン階層ビューワはエラボレーションを実行せずにプロジェクトの構造を確認するツールです。More >>

ソースコードのステップ実行は、最も一般的なデバッグ手段の1つです。ステップ実行は、コードを1行毎に実行します。More >>

シミュレーションはブレークポイントで停止させることができます。アルデックはソースコードのブレークポイントと信号のブレークポイントを両方ともサポートします。More >>

アルデックのシミュレータはシミュレーション中もグラフィカルなデザイン・ソースとの通信を維持して、ポートと信号の活動中の値をブロック・ダイアグラム・エディタに送り込み、その値をカラフルなプローブとして表示することができます。More >>

メモリ・ビューワはアクティブなデザインの中のメモリ・オブジェクトを表示するためのデバッギング・ツールです。More >>

Active-HDLにはオブジェクト並べ替え、ダイアグラム・レポート、遷移のトレース、現在のステートのハイライトなど、ダイアグラムのデバッグを支援する機能があります。More >>

高速波形ビューワは、バイナリ・シミュレーション・データベース（*asdb）に保存されたシミュレーション・データを高速にグラフィック表示するツールです。More >>

シミュレーション中に複数の信号を観察しなければならない大規模なデザインでは、それらを1つのウィンドウに収めておくのは不便です。信号すべては1つのウィンドウには入らないので、スクロールを繰り返さなければ確認したい波形データにたどり着きません。More >>

大規模デザインの一部を素早くチェックする必要がある場合、テストベンチを作成するのは効率がいいとは言えません。テストベンチはデザイン全体をシミュレーションを複数実行して完全にテストするときに意味があります。More >>

高速波形ビューワは必須の解析ツールですが、信号データを変更する必要が時々あります。More >>

ポスト・シミュレーション・デバッギングはシミュレーション終了後にシミュレーション結果を確認するための高機能ツールです。More >>

Cコード・デバッグ・オプションとは、PLI, VHPI, SystemC, C/C++ソースコードをオープンソースのgdbデバッガでデバッグできる機能です。More >>

VHDLのシグナル・エージェントはVHDLブロックからVHDL信号のモニタリングや駆動を行います。信号はインタフェースを介して配線されていなくても、グローバル・パッケージで宣言されていなくても大丈夫です。More >>

X-Traceとは、シミュレーションされたモデルの中で、有効値から未知の値か、未初期化値、ユーザー定義値への変化の情報をレポートすることで、予期しない値の原因を突き止められるようにするツールです。More >>

データフロー・ウィンドウは、アクティブなデザインの接続を調査し、シミュレーション中にインスタンス、コンカレント文、信号、ネットおよびレジスタの間でのデータフローを解析できる強力なツールです。More >>

スタンドアロンの波形ビューワは前回のシミュレーション結果を表示したり、シミュレーションを実行中に結果をすぐに表示したりすることができます。More >>

Riviera-PROやALINTとの統合はワンクリックで完了します。Active-HDL内部からRiviera-PROやALINTを起動できます。統合されていることで、ユーザはデザインのどの段階でもActive-HDLプロジェクトをRiviera-PROやALINTにエクスポートすることが可能です。More >>

プロジェクトにアサーションとカバーを入れることで、設計エンジニアとデバッグ・エンジニアは通常のシミュレーションとデバッギングを複数のウィンドウで実行しながらデザインのビヘイビアを観察することができるようになります。More >>

コード・カバレッジは検証プロセスを補助するデバッギング・ツールです。More >>

現代のシステム設計とその検証アルゴリズムにとって、アサーションとファンクショナル・カバレッジで使うプロパティの仕様は必要不可欠な要素です。More >>

ファンクショナル・カバレッジはデザイン検証プロセスの質に関する情報を提供する技術です。More >>

Aldec® ALINT-PRO™ is a design verification solution for RTL code written in VHDL, Verilog, and SystemVerilog. The solution performs static analysis based on RTL and SDC™ source files uncovering critical design issues early in the design cycle.More >>

Dual-language rule library driven by customer requests.More >>

Rules for SystemVerilog RTL design subset that cover new varieties of harmful RTL defects related to new language constructs.More >>

Language-independent rules for CDC and RDC verification aimed to avoid metastability issues in complex designs.More >>

The most comprehensive rule library covering large variety of topics.More >>

ALINTはDO-254準拠を促進する新しいルール・ライブラリ・セットに対応します。More >>

Dual-language rule library automates the methodology for effective design reuse and verification.More >>

Simulinkインタフェースは、強力な可視化・解析ツールを提供してわかりやすいハードウェア検証を実現するツールです。More >>

アルデックのシミュレータとMathWorks社の直感的なMATLAB言語とテクニカル・コンピューティング環境を統合します。More >>

ノードロック/フローティング・ライセンスMore >>

1年間・時限ライセンス（年間ライセンス、TBL）は1年ごとに製品の使用権を与えるライセンスです。TBLには1年間のサポート契約が付いてきます。More >>

最新のすべてのプラットフォームでビルドがテストされ、ユーザのワークステーションで正しく動作することを確認しています。More >>