要求管理

FPGA・ASICデザインがますます複雑化し、肥大化する中、要求も幾何級数的に増加しています。そのため、要求を効率的に監視・追跡するメソドロジが、高品質・高信頼性・安全な製品を期限・予算通りに作る上でこれまでにないほど重要なものになっています。DO-254準拠を目指すセーフティクリティカルな設計では、厳しい要求ベースの設計・検証工程に沿って、機能が要求に基づいて意図通りに構築されたことを証明しなければなりません。これは今までにない厳しい課題です。

アルデックの要求ライフサイクル管理ツールは、要求の取り込みからトレーサビリティまで、分析からレポートまで、設計からテスト結果管理まで、要求のエンジニアリングプロセスを合理化するアプリケーションです。FPGA/ASICの要求は自動でHDLデザインとテストベンチのソースまでトレースされ、各要求が完全に実装、網羅され、検証されたかどうかを確認します。要求カバレッジのギャップや、未使用のHDL関数などは、多方向トレーサビリティによって簡単に割り出し、レポートします。

アルデックの要求管理ツールを活用することで、お客様は開発サイクルのどの段階でも要求を把握し、複数関係者のギャップを埋めてチーム効率を高め、チームのコミュニケーションを活性化できるようになります。要求管理はプロジェクトを成功に導き、一貫性や再現性を高めるための鍵です。