マルチFPGAでのデザイン・パーティショニング

近年のSoCデザインは非常に大規模化が進み、プロトタイピングボードには大容量FPGAが複数必要であり、さらにスケーラビリティ(または拡張性)も必要になっています。最適なFPGAプロトタイピングボードとデザインパーティショニング方法を選ぶことは、多くの設計者の課題の1つになります。デザインを各FPGAに合う様にブロック分割が必要なだけでなく、それらの接続をボード上の物理I/Oとトレースで正確に接続する必要があります。たとえば、 HES™プロトタイピングプラットフォーム(バックプレーンを使用)で実装された6億3300万ASICゲートのデザインの物理接続は以下の様になります。

 

multi-fpga-design-partitioning

 

物理I/Oとトレースの数は常に不足気味で、増え続けるFPGAのサイズに追いついていません。高速シリアルI/OとLVDS伝送が可能なI/Oでこの制約を克服できますが、そうするとユーザーはFPGAプロトタイピングボード上のデザインパーティションを時分割多重(TDM)技術で接続する必要があります。さらにもう1つ問題になるのが、正しいクロックの分配とボードレベルでのタイミング精度の保証です。

 

multi-fpga-design-partitioning

 

こうした課題は、すべてアルデックのHES-DVMソフトウェアで解決できます。HES-DVMでは、プロトタイピングフローを管理できるほか、デザインパーティショニング、相互接続、クロックマッピング、およびタイミングクロージャが可能なツールを利用することができます。

 

multi-fpga-design-partitioning

 

HES-DVM Protoの主な機能と利点

  • マルチFPGAでのプロトタイピングを素早くセットアップ
  • デザイン構造モデルとトップダウン戦略でパーティショニングを支援
  • 色々なパーティションにクロックを供給するためのインスタンスロジックレプリケーション
  • 消費ロジックリソースと相互接続を監視
  • ドライランと「仮定」影響解析で色々なパーティションのパターンをシミュレーション
  •  ゲーテッドロジックの自動変換とネットリスト最適化
  • クロックドメイン交差アナライザとタイミング制約エディタ
  • アルデックのHES、他社のカスタムボードなどをサポート
  • ボードレベルでの接続リソース認識、グローバルクロックとトレース、LVDS、シングルエンド
  •  チップ間接続(ICC)バスの自動挿入

○ SERDESモジュール利用
○ LVDSまたはシングルエンド信号
○ 直接ルーティングまたはグローバルトレース

  • 決定したパーティショニングを総合的に検証できるクイックチェックリスト生成
  • パーティショニング後のシミュレーションのサポート
Ask Us a Question
x
Ask Us a Question
x
Captcha ImageReload Captcha
Incorrect data entered.
Thank you! Your question has been submitted. Please allow 1-3 business days for someone to respond to your question.
Internal error occurred. Your question was not submitted. Please contact us using Feedback form.
We use cookies to ensure we give you the best user experience and to provide you with content we believe will be of relevance to you. If you continue to use our site, you consent to our use of cookies. A detailed overview on the use of cookies and other website information is located in our Privacy Policy.