Riviera-PRO 製品構成

Features LV *[Hide]LVT *[Hide]LVT-SV **[Hide]
標準サポート
VHDL IEEE 1076(1987, 1993, 2002,2008および2018)
アルデックのシミュレータはIEEE 1076-1993規格とIEEE 1076™-2002 VHDLおよびIEEE 1076™-2008規格を完全にサポートします。 More   
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Verilog® HDL IEEE 1364(1995, 2001および2005)
アルデックのシミュレータはIEEE 1364-2005規格を完全にサポートしています。レガシーから新規まで、バラエティ豊富なVerilogデザインをシミュレーションできるように、アルデックのシミュレータはVerilog '95モード、2001モードおよび2005モードで稼働させることができます。 More   
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SystemVerilog IEEE 1800 (2005, 2009 and 2012) - デザイン
SystemVerilogはVerilogの拡張セットで、高い抽象度のモデリングと大規模デジタル・システムの効率的な検証を可能にします。 More   
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SystemC™ 2.3.1 IEEE 1666/TLM 2.0
SystemCはハードウェアのモデリングを可能にするC言語を拡張したCライブラリです。厳密にはCのクラスライブラリですが、SystemCは独自の言語であると見られる場合があります。 More   
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SystemVerilog IEEE 1800™ (2005, 2009 and 2012) - 検証
Riviera-PROはハードウェア記述の拡張、アサーション、先進的検証の3分野でSystemVerilog(IEEE Std. 1800™-2012)をサポートしています。 More   
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Verification Libraries (OSVVM, UVVM)
Verification Libraries (OSVVM, UVVM) More   
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Analog/Mixed Signal (SPICE, Verilog-AMS)
Analog/Mixed Signal (SPICE, Verilog-AMS) More   
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IP-XACT IEEE 1685 (2009 and 2014) as a UVM register generator input
The IP-XACT format is widely used for easier packaging and reusing IPs. More   
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Universal Verification Methodology (UVM)
Universal Verification Methodology (UVM) More   
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デザイン・エントリおよびマネンジメント
HDLおよびテキストエディタ
HDLエディタはHDLソースコード編集用のエディタです。コンパイラとシミュレータと緊密に連携して、デバッグすることができます。 More   
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オートコンプリートとコード・テンプレート
HDLエディタではRiviera-PROでサポートするすべての言語のオートコンプリートが利用できます。 More   
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自動コード解析
Riviera-PROのHDLエディタはソースコードの編集中にその場で自動解析を実行します。 More   
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デザイン・マネージャ
デザイン・マネージャは、ワークスペースとそれに付属するデザインおよびそのリソース、例えばHDLソース・ファイル、波形ファイル、マクロ、コード・カバレッジの結果、プロファイラ結果などを、(カレント・ディレクトリに格納されてなくても)ワンクリックで確認・管理できて、さらにカレント・ディレクトリから参照しているライブラリをブラウズできるツールです。 More   
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GUIパースペクティブのカスタマイズ
Riviera-PROでは色々なウィンドウが利用できますが、すべて同時に開くのは実用的ではなく、またGUIを頻繁に設定し直すのも面倒です。 More   
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タスク(課題)管理
Riviera-PROはTaskウィンドウでプロジェクトのタスク(課題)管理を可能にします。このウィンドウで、プロジェクトで割り当てられたタスクの現在のリストを表すことができ、簡単に使用できるツールです。 More   
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Macro, Tcl, Perl スクリプトのサポート
アルデックのシミュレータはスクリプト言語をいくつかサポートしています。それぞれ抽象度のレベルが違い、用途に応じて使い分けることができます。 More   
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デバッグおよび解析
高度なブレークポイント管理
シミュレーションはブレークポイントで停止させることができます。アルデックはソースコードのブレークポイントと信号のブレークポイントを両方ともサポートします。 More   
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対話的コード実行トレース
ソースコードのステップ実行は、最も一般的なデバッグ手段の1つです。ステップ実行は、コードを1行毎に実行します。 More   
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Accelerated Waveform Viewer (ASDB)
高速波形ビューワは、バイナリ・シミュレーション・データベース(*asdb)に保存されたシミュレーション・データを高速にグラフィック表示するツールです。 More   
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VHDLでの階層参照(シグナル・エージェント)
VHDLのシグナル・エージェントはVHDLブロックからVHDL信号のモニタリングや駆動を行います。 More   
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ポスト・シミュレーション・デバッギング
ポスト・シミュレーション・デバッギングはシミュレーション終了後にシミュレーション結果を確認するための高機能ツールです。 More   
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複数の波形ウィンドウ
シミュレーション中に複数の信号を観察しなければならない大規模なデザインでは、それらを1つのウィンドウに収めておくのは不便です。信号すべては1つのウィンドウには入らないので、スクロールを繰り返さなければ確認したい波形データにたどり着きません。 More   
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波形比較
波形比較オプションは、波形ウィンドウに表示された波形を所定の波形ファイルに記録されたパターンと比較する機能です。 More   
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メモリ・ビューワ
メモリ・ビューワはアクティブなデザインの中のメモリ・オブジェクトを表示するためのデバッギング・ツールです。 More   
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プロットウィンドウ
プロットウィンドウは大規模なデータ列を視覚的に表現できるデバッギングツールです。4種類のプロットタイプをサポートし、HDLデザインおよび検証で、大規模なデータセットを視覚化できるだけでなく、デザイン内部のオブジェクト同士の関係を、追加プログラミングなしで視覚化して解析することができます。 More   
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イメージ・ビューワ
イメージ・ウィンドウは、メモリのようなシミュレーション・オブジェクト(イメージ)に保存された画像を表示したり、色(カラーマップ)によるシミュレーション・オブジェクトの値を可視化します。 More   
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FSMデバッグ
FSMウィンドウは有限ステートマシンの動作を観察することができるデバッグ・ツールです。このツールは任意のシミュレーション・オブジェクトの遷移グラフを生成し、オブジェクトの状態(または信号の値)間の遷移を表します。 More   
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ソース・レベルC/SystemC統合デバッガ
Riviera-PROでは、純粋なSystemCデザインと、HDLとSystemCの混在したデザインを1つの環境で同時かつシームレスにデバッギングできます。 More   
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アサーション・デバッギング
プロジェクトにアサーションとカバーを入れることで、設計エンジニアとデバッグ・エンジニアは通常のシミュレーションとデバッギングを複数のウィンドウで実行しながらデザインのビヘイビアを観察することができるようになります。 More   
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Synopsys® Verdi™ FSDBとのインタフェース
Riviera-PROはSynopsysのVerdiと以前のDebussyデバッガで使えるFSDBファイルを出力します。Riviera-PROはポストプロセッシング・モード(PSD)でSynopsys製品と連携できます。 More   
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X-Trace
X-Traceとは、シミュレーションされたモデルの中で、有効値から未知の値か、未初期化値、ユーザー定義値への変化の情報をレポートすることで、予期しない値の原因を突き止められるようにするツールです。 More   
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データフロー
データフロー・ウィンドウは、アクティブなデザインの接続を調査し、シミュレーション中にインスタンス、コンカレント文、信号、ネットおよびレジスタの間でのデータフローを解析できる強力なツールです。 More   
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クラス・ウィンドウ
クラス・ウィンドウはSystemVerilogのクラスを階層ツリー・ビューの形式で表示するデバッグツールです。 More   
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UVM GraphおよびToolbox
UVM GraphはUVMベースのテストベンチのアーキテクチャをグラフィカルなフォーマットで表現するツールです。 More   
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シミュレーション/ベリフィケーション
単言語または混合言語のサポート
アルデックのシミュレータはほとんどのバージョンで混合言語(VHDLとVerilog)をサポートしていますが、単言語のみのサポート(VHDLのみ、またはVerilogのみ)も提供しています。 More   
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Verilog Programming Language Interface(PLI/VPI)
Verilog PLI(Programming Language Interface)とVPI(Verilog Procedural Interface)はシミュレーションするVerilogモデルのデータにアクセスして修正するための標準的なインタフェースです。 More   
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VHDL Programming Language Interface(VHPI)
VHPIインタフェースはActive-HDLやRiviera-PROでエラボレートされたVHDLモデルのデータにアクセスして修正するための標準的なインタフェースです。 More   
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SystemVerilog IEEE 1800 DPI 2.0
Direct Programming Interface(DPI)は、SystemVerilogコードと外部のC/C++コードをつなぐ次世代のインタフェースです。 More   
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バリュー・チェンジ・ダンプ(VCDおよび拡張VCD)のサポート
VCD(バリュー・チェンジ・ダンプ)ファイル形式はIEEE1364-1995規格で規定されています。VCDファイルはASCIIファイルで、ヘッダ情報、変数定義および変数値の変化を保存します。 More   
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インクリメンタル・コンパイル
インクリメンタル・コンパイルでは、デザインのソースコードの小さな部分を変更した場合デザイン全体をコンパイルする必要はありません。インクリメンタル・モードで動作するコンパイラは変更されなかったファイルだけでなく、変更されたファイルでも変更のなかった大部分を無視してコンパイルすることができます。 More   
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マルチスレッド・コンパイル
コンパイラは新しいワークステーションのマルチプロセッサやマルチコア・プロセッサを活用してデザインのパーツを複数同時に変換し、コンパイル時間を大幅に短縮します。 More   
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シミュレーション・モデルの保護
ライブラリ保護機能は4段階のセキュリティ機能があり、コンパイルしたモデルをライブラリ・ファイルの形で配布する際にソースコードを提供しないように保護します。 More   
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VHDL IEEE 1076™-2008 暗号化
標準的なデザイン・ソース暗号化を活用すると、バイナリ・ファイル暗号化よりも非常に簡単にIPの開発と配布ができるようになります。 More   
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Verilog® IEEE 1364™-2005 暗号化
標準的なデザイン・ソース暗号化を活用すると、バイナリ・ファイル暗号化よりも非常に簡単にIPの開発と配布ができるようになります。 More   
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Intel FPGA 言語非依存ライブラリ
このオプションは、VHDLライセンスのみお持ちのアルデック・ユーザが、Verilogライセンスを購入せずにアルテラの最新のライブラリをシミュレーションできるようにするオプションです(デザイン・ユニットがVerilog/SystemVerilogで書かれているので本来必要)。 More   
Option (VHDL Only)yesyes
Microsemi® 言語非依存ライブラリ
このオプションは、VHDLライセンスのみお持ちのアルデック・ユーザが、Verilogライセンスを購入せずにMicrosemiのIPをシミュレーションできるようにするオプションです。 More   
Option (VHDL Only)yesyes
Xilinx® SecureIP のサポート
アルデックのシミュレータはXilinxツールのIP配信方法であるSecureIPをサポートしています。 More   
Option (VHDL Only)yesyes
32/64 ビット相互互換ライブラリ
ライブラリが異なるプラットフォームに対して互換性を持つ場合、同じプロジェクトに取り組むチームがより効率的に作業できるようになります。デザイン・ライブラリのセットをチームメンバー全員が簡単にアクセスできる便利な場所に置いておくことができます。 More   
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64 ビット・シミュレーション
Riviera-PROは64 ビットのバス・スループットのアプリケーションで実行できるので、検証をスピードアップし、拡張メモリの容量をフルに活用できます(ただしRiviera-PRO LVでは使用不可)。 More   
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シミュレーション性能最適化(Verilog/SystemVerilog, VHDL)
Verilog RTL・ゲート性能最適化機能は、タイミング付きデザイン、ゲート・レベル・デザイン、主にビヘイビア・コードで成り立つデザインなど、あらゆるタイプのVerilogデザインのシミュレーションを高速化できます。 More   
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ダイナミック・オブジェクト・トレーシング
ダイナミック・オブジェクト・トレーシングとは、Riviera-PROフレームワークの持つ、SystemVerilogのクラス・オブジェクトを波形ビューワで表示する先進的な機能を指します。 More   
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トランザクション・レベルのビジュアル・デバッギング
トランザクション・レベルのビジュアル・デバッギングとは、シミュレーション・データを抽象度の高い形で表示する、波形ビューワの先進的な機能です。 More   
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プロファイラ(パフォーマンス計測)
プロファイラはシミュレータにもっとも負荷をかけるデザイン・ユニットやコード・セクションを特定するツールです。この情報はシミュレーション環境を最適化してパフォーマンスを改善するのに非常に役立ちます。 More   
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SFM(サーバ・ファーム・マネージャ)
今のデザインは複雑なため、新製品は徹底的にテストする必要があります。サーバ・ファーム・マネージャ(SFM)はリグレッションのパラダイムをシフトし、シミュレーション技術だけでなく、何千もの並列シミュレーションを自動管理する手段も実現します。 More   
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ハードウェア・アシスト検証(アクセラレーション/エミュレーション)
アクセラレーションはHDLコードとハードウェアに載せた部分(主にテストの済んだ部分やIPブロック)を協調シミュレーションすることで検証を高速化する技術です。エミュレーションは大規模システムのイン・ハードウェア・シミュレーションと網羅的デバッギングを可能にします。検証されたシステムは後で異なるプラットフォームで動作することになります。 More   
Option 3Option 3Option 3
アサーションおよびカバレッジ・ツール
Code Coverage (Statement/Branch, Expression/Condition, Path), Toggle Coverage, Functional Coverage (OSVVM) + New UCIS-compatible Aldec Coverage Database.
コード・カバレッジは検証プロセスを補助するデバッギング・ツールです。 More   
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PSL IEEE 1850, SystemVerilog IEEE 1800™, OpenVeraアサーションおよびファンクション・カバレッジ
現代のシステム設計とその検証アルゴリズムにとって、アサーションとファンクショナル・カバレッジで使うプロパティの仕様は必要不可欠な要素です。 More   
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ファンクショナル・カバレッジ(カバーグループ)
ファンクショナル・カバレッジはデザイン検証プロセスの質に関する情報を提供する技術です。 More   
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協調シミュレーション・インターフェース
Keysight SystemVue®
Keysight SystemVueは、システム開発プロセスやハードウェア開発プロセスを通して、継続的にテストと検証を行うことを可能にし、開発時間や作業負荷を軽減する協調シミュレーション・インタフェースです。 More   
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MathWorks Simulink®
Simulinkインタフェースは、強力な可視化・解析ツールを提供してわかりやすいハードウェア検証を実現するツールです。 More   
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MathWorks MATLAB®
アルデックのシミュレータとMathWorks社の直感的なMATLAB言語とテクニカル・コンピューティング環境を統合します。 More   
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Aldec QEMU Bridge (Linux Only)
Aldec QEMU Bridge it is transaction accurate bridge that allows full SoC co-simulation between the Programmable Logic (PL) system and Processing System (PS) More   
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デザイン・ルール・チェック
ALINT-PROと基本ルール・ライブラリ
Aldec® ALINT-PRO™ is a design verification solution for RTL code written in VHDL, Verilog, and SystemVerilog. The solution performs static analysis based on RTL and SDC™ source files uncovering critical design issues early in the design cycle. More   
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DO-254 Verilog / VHDLルール・ライブラリ
Set of rules that should be used to improve design compliance with DO-254. More   
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Aldec Premium Rule Library (VHDLおよびVerilog)
Dual-language rule library driven by customer requests. More   
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Aldec SystemVerilog Rule Library
Rules for SystemVerilog RTL design subset that cover new varieties of harmful RTL defects related to new language constructs. More   
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Aldec CDC Rule Library (VHDL, および Verilog)
Language-independent rules for CDC and RDC verification aimed to avoid metastability issues in complex designs. More   
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STARC Verilog / VHDL ルール・ライブラリ
The most comprehensive rule library covering large variety of topics. More   
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RMM Rule Library (VHDL and Verilog)
Dual-language rule library automates the methodology for effective design reuse and verification. More   
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ライセンス・タイプ
1年間・時限ライセンス
1年間・時限ライセンス(年間ライセンス、TBL)は1年ごとに製品の使用権を与えるライセンスです。TBLには1年間のサポート契約が付いてきます。 More   
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フローティング・ライセンス
ネットワークのフローティング設定(複数台使用)は、WindowsかLinuxのリモート・マシン(ライセンス・サーバ)のライセンスを基盤として使用するものです。 More   
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永久ライセンス
永久ライセンスは有効期限のないライセンスです。永久ライセンスには1年間のサポート契約が付いてきます。 More   
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サポート・プラットフォーム
Linux®(32/64-Bit)
Linux x86/x86_64をサポート。 More   
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Windows® 10/8.1/8/7/2012/2008/2003 - (32/64-Bit)
最新のすべてのプラットフォームでビルドがテストされ、ユーザのワークステーションで正しく動作することを確認しています。 More   
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* -

configurations are avaiable with VHDL-only, Verilog-Only and Dual-Language Favors


** -

configuration is avaiable with Verlog/SystemVerilog Only and Dual-Language Favors


Option 2 - Server Farm Manager is a separate Aldec product
Option 3 - Hardware Assisted Verification is a separate Aldec product - HES
Option 4 -

ALINT-PRO™ is a separate Aldec product; each of extra rule libraries requires separate license part


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