Riviera-PRO 製品構成

Features LV *[Hide]LVT *[Hide]LVT-SV **[Hide]
標準サポート
VHDL IEEE 1076(1993, 2002,2008および2019)
アルデックのシミュレータはIEEE 1076-1993規格とIEEE 1076™-2002 VHDLおよびIEEE 1076™-2008規格を完全にサポートします。 More   
yesyesyes
Verilog® HDL IEEE 1364(1995, 2001および2005)
アルデックのシミュレータはIEEE 1364-2005規格を完全にサポートしています。レガシーから新規まで、バラエティ豊富なVerilogデザインをシミュレーションできるように、アルデックのシミュレータはVerilog '95モード、2001モードおよび2005モードで稼働させることができます。 More   
yesyesyes
SystemVerilog IEEE 1800 - 2012 - デザイン
SystemVerilogはVerilogの拡張セットで、高い抽象度のモデリングと大規模デジタル・システムの効率的な検証を可能にします。 More   
yesyesyes
SystemC™ 2.3.1 IEEE 1666/TLM 2.0
SystemCはハードウェアのモデリングを可能にするC言語を拡張したCライブラリです。厳密にはCのクラスライブラリですが、SystemCは独自の言語であると見られる場合があります。 More   
Optionyesyes
SystemVerilog IEEE 1800™ (2005, 2009 and 2012) - 検証
Riviera-PROはハードウェア記述の拡張、アサーション、先進的検証の3分野でSystemVerilog(IEEE Std. 1800™-2012)をサポートしています。 More   
--yes
Verification Libraries (OSVVM, UVVM, cocotb)
Verification Libraries (OSVVM, UVVM, cocotb) More   
yesyesyes
Universal Verification Methodology (UVM)
Universal Verification Methodology (UVM) More   
--yes
UVM レジスタ ジェネレータ入力としての IP-XACT IEEE 1685 (2009 および 2014)
IP-XACT形式は、IPをより簡単にパッケージングし、再利用するために広く利用されています More   
yesyesyes
デザイン・エントリおよびマネンジメント
HDLおよびテキストエディタ
HDLエディタはHDLソースコード編集用のエディタです。コンパイラとシミュレータと緊密に連携して、デバッグすることができます。 More   
yesyesyes
UVM Generator & Register Model Generator
UVM Generator: The UVM Generator is a tool that helps create a new UVM environment. Register Model Generator: Register generator is a command line tool allowing the user to generate register models automatically for design and verification purposes. More   
yesyesyes
オートコンプリートとコード・テンプレート
HDLエディタではRiviera-PROでサポートするすべての言語のオートコンプリートが利用できます。 More   
yesyesyes
自動コード解析
Riviera-PROのHDLエディタはソースコードの編集中にその場で自動解析を実行します。 More   
yesyesyes
デザイン・マネージャ
デザイン・マネージャは、ワークスペースとそれに付属するデザインおよびそのリソース、例えばHDLソース・ファイル、波形ファイル、マクロ、コード・カバレッジの結果、プロファイラ結果などを、(カレント・ディレクトリに格納されてなくても)ワンクリックで確認・管理できて、さらにカレント・ディレクトリから参照しているライブラリをブラウズできるツールです。 More   
yesyesyes
GUIパースペクティブのカスタマイズ
Riviera-PROでは色々なウィンドウが利用できますが、すべて同時に開くのは実用的ではなく、またGUIを頻繁に設定し直すのも面倒です。 More   
yesyesyes
タスク(課題)管理
Riviera-PROはTaskウィンドウでプロジェクトのタスク(課題)管理を可能にします。このウィンドウで、プロジェクトで割り当てられたタスクの現在のリストを表すことができ、簡単に使用できるツールです。 More   
yesyesyes
Macro, Tcl, Perl スクリプトのサポート
アルデックのシミュレータはスクリプト言語をいくつかサポートしています。それぞれ抽象度のレベルが違い、用途に応じて使い分けることができます。 More   
yesyesyes
デバッグおよび解析
高度なブレークポイント管理
シミュレーションはブレークポイントで停止させることができます。アルデックはソースコードのブレークポイントと信号のブレークポイントを両方ともサポートします。 More   
yesyesyes
対話的コード実行トレース
ソースコードのステップ実行は、最も一般的なデバッグ手段の1つです。ステップ実行は、コードを1行毎に実行します。 More   
yesyesyes
Accelerated Waveform Viewer (ASDB) for Riviera-PRO
高速波形ビューワは、バイナリ・シミュレーション・データベース(*asdb)に保存されたシミュレーション・データを高速にグラフィック表示するツールです。 More   
yesyesyes
VHDLでの階層参照(シグナル・エージェント)
VHDLのシグナル・エージェントはVHDLブロックからVHDL信号のモニタリングや駆動を行います。 More   
yesyesyes
ポスト・シミュレーション・デバッギング
ポスト・シミュレーション・デバッギングはシミュレーション終了後にシミュレーション結果を確認するための高機能ツールです。 More   
yesyesyes
複数の波形ウィンドウ
シミュレーション中に複数の信号を観察しなければならない大規模なデザインでは、それらを1つのウィンドウに収めておくのは不便です。信号すべては1つのウィンドウには入らないので、スクロールを繰り返さなければ確認したい波形データにたどり着きません。 More   
yesyesyes
波形比較
波形比較オプションは、波形ウィンドウに表示された波形を所定の波形ファイルに記録されたパターンと比較する機能です。 More   
yesyesyes
メモリ・ビューワ
メモリ・ビューワはアクティブなデザインの中のメモリ・オブジェクトを表示するためのデバッギング・ツールです。 More   
yesyesyes
プロットウィンドウ
プロットウィンドウは大規模なデータ列を視覚的に表現できるデバッギングツールです。4種類のプロットタイプをサポートし、HDLデザインおよび検証で、大規模なデータセットを視覚化できるだけでなく、デザイン内部のオブジェクト同士の関係を、追加プログラミングなしで視覚化して解析することができます。 More   
yesyesyes
イメージ・ビューワ
イメージ・ウィンドウは、メモリのようなシミュレーション・オブジェクト(イメージ)に保存された画像を表示したり、色(カラーマップ)によるシミュレーション・オブジェクトの値を可視化します。 More   
yesyesyes
FSMデバッグ
FSMウィンドウは有限ステートマシンの動作を観察することができるデバッグ・ツールです。このツールは任意のシミュレーション・オブジェクトの遷移グラフを生成し、オブジェクトの状態(または信号の値)間の遷移を表します。 More   
yesyesyes
クラス・ウィンドウ
クラス・ウィンドウはSystemVerilogのクラスを階層ツリー・ビューの形式で表示するデバッグツールです。 More   
--yes
ソース・レベルC/SystemC統合デバッガ
Riviera-PROでは、純粋なSystemCデザインと、HDLとSystemCの混在したデザインを1つの環境で同時かつシームレスにデバッギングできます。 More   
-yesyes
アサーション・デバッギング
プロジェクトにアサーションとカバーを入れることで、設計エンジニアとデバッグ・エンジニアは通常のシミュレーションとデバッギングを複数のウィンドウで実行しながらデザインのビヘイビアを観察することができるようになります。 More   
Optionyesyes
Synopsys® Verdi™ FSDBとのインタフェース
Riviera-PROはSynopsysのVerdiと以前のDebussyデバッガで使えるFSDBファイルを出力します。Riviera-PROはポストプロセッシング・モード(PSD)でSynopsys製品と連携できます。 More   
Optionyesyes
X-Trace
X-Traceとは、シミュレーションされたモデルの中で、有効値から未知の値か、未初期化値、ユーザー定義値への変化の情報をレポートすることで、予期しない値の原因を突き止められるようにするツールです。 More   
Optionyesyes
データフロー
データフロー・ウィンドウは、アクティブなデザインの接続を調査し、シミュレーション中にインスタンス、コンカレント文、信号、ネットおよびレジスタの間でのデータフローを解析できる強力なツールです。 More   
Optionyesyes
UVM GraphおよびToolbox
UVM GraphはUVMベースのテストベンチのアーキテクチャをグラフィカルなフォーマットで表現するツールです。 More   
--yes
シミュレーション/ベリフィケーション
単言語または混合言語のサポート
アルデックのシミュレータはほとんどのバージョンで混合言語(VHDLとVerilog)をサポートしていますが、単言語のみのサポート(VHDLのみ、またはVerilogのみ)も提供しています。 More   
yesyesyes
Verilog Programming Language Interface(PLI/VPI)
Verilog PLI(Programming Language Interface)とVPI(Verilog Procedural Interface)はシミュレーションするVerilogモデルのデータにアクセスして修正するための標準的なインタフェースです。 More   
yesyesyes
VHDL Programming Language Interface(VHPI)
VHPIインタフェースはActive-HDLやRiviera-PROでエラボレートされたVHDLモデルのデータにアクセスして修正するための標準的なインタフェースです。 More   
yesyesyes
SystemVerilog IEEE 1800 DPI 2.0
Direct Programming Interface(DPI)は、SystemVerilogコードと外部のC/C++コードをつなぐ次世代のインタフェースです。 More   
yesyesyes
バリュー・チェンジ・ダンプ(VCDおよび拡張VCD)のサポート
VCD(バリュー・チェンジ・ダンプ)ファイル形式はIEEE1364-1995規格で規定されています。VCDファイルはASCIIファイルで、ヘッダ情報、変数定義および変数値の変化を保存します。 More   
yesyesyes
インクリメンタル・コンパイル
インクリメンタル・コンパイルでは、デザインのソースコードの小さな部分を変更した場合デザイン全体をコンパイルする必要はありません。インクリメンタル・モードで動作するコンパイラは変更されなかったファイルだけでなく、変更されたファイルでも変更のなかった大部分を無視してコンパイルすることができます。 More   
yesyesyes
マルチスレッド・コンパイル
コンパイラは新しいワークステーションのマルチプロセッサやマルチコア・プロセッサを活用してデザインのパーツを複数同時に変換し、コンパイル時間を大幅に短縮します。 More   
yesyesyes
シミュレーション・モデルの保護
ライブラリ保護機能は4段階のセキュリティ機能があり、コンパイルしたモデルをライブラリ・ファイルの形で配布する際にソースコードを提供しないように保護します。 More   
yesyesyes
IEEE 1735™ 相互運用可能な暗号化方式
IEEE 1735™ 相互運用可能な暗号化方式 More   
yesyesyes
VHDL IEEE 1076™-2008 暗号化
標準的なデザイン・ソース暗号化を活用すると、バイナリ・ファイル暗号化よりも非常に簡単にIPの開発と配布ができるようになります。 More   
yesyesyes
Verilog® IEEE 1364™-2005 暗号化
標準的なデザイン・ソース暗号化を活用すると、バイナリ・ファイル暗号化よりも非常に簡単にIPの開発と配布ができるようになります。 More   
yesyesyes
Xilinx® ISE SecureIP のサポート
アルデックのシミュレータはXilinxツールのIP配信方法であるSecureIPをサポートしています。 More   
Option (VHDL Only)yesyes
64 ビット・シミュレーション
Riviera-PROは64 ビットのバス・スループットのアプリケーションで実行できるので、検証をスピードアップし、拡張メモリの容量をフルに活用できます(ただしRiviera-PRO LVでは使用不可)。 More   
yesyesyes
シミュレーション性能最適化(Verilog/SystemVerilog, VHDL)
Verilog RTL・ゲート性能最適化機能は、タイミング付きデザイン、ゲート・レベル・デザイン、主にビヘイビア・コードで成り立つデザインなど、あらゆるタイプのVerilogデザインのシミュレーションを高速化できます。 More   
-yesyes
ダイナミック・オブジェクト・トレーシング
ダイナミック・オブジェクト・トレーシングとは、Riviera-PROフレームワークの持つ、SystemVerilogのクラス・オブジェクトを波形ビューワで表示する先進的な機能を指します。 More   
yesyesyes
トランザクション・レベルのビジュアル・デバッギング
トランザクション・レベルのビジュアル・デバッギングとは、シミュレーション・データを抽象度の高い形で表示する、波形ビューワの先進的な機能です。 More   
-yesyes
プロファイラ(パフォーマンス計測)
プロファイラはシミュレータにもっとも負荷をかけるデザイン・ユニットやコード・セクションを特定するツールです。この情報はシミュレーション環境を最適化してパフォーマンスを改善するのに非常に役立ちます。 More   
Optionyesyes
SFM(サーバ・ファーム・マネージャ)
今のデザインは複雑なため、新製品は徹底的にテストする必要があります。サーバ・ファーム・マネージャ(SFM)はリグレッションのパラダイムをシフトし、シミュレーション技術だけでなく、何千もの並列シミュレーションを自動管理する手段も実現します。 More   
Option 2Option 2yes
ハードウェア・アシスト検証(アクセラレーション/エミュレーション)
アクセラレーションはHDLコードとハードウェアに載せた部分(主にテストの済んだ部分やIPブロック)を協調シミュレーションすることで検証を高速化する技術です。エミュレーションは大規模システムのイン・ハードウェア・シミュレーションと網羅的デバッギングを可能にします。検証されたシステムは後で異なるプラットフォームで動作することになります。 More   
Option 3Option 3Option 3
アサーションおよびカバレッジ・ツール
Code Coverage(Statement, Branch, Expression, Condition, Path, FSM), Toggle Coverage, and Functional Coverage (OSVVM) + New UCIS-compatible Aldec Coverage Database
コード・カバレッジは検証プロセスを補助するデバッギング・ツールです。 More   
Optionyesyes
PSL IEEE 1850, SystemVerilog IEEE 1800™
現代のシステム設計とその検証アルゴリズムにとって、アサーションとファンクショナル・カバレッジで使うプロパティの仕様は必要不可欠な要素です。 More   
Optionyesyes
ファンクショナル・カバレッジ(カバーグループ)
ファンクショナル・カバレッジはデザイン検証プロセスの質に関する情報を提供する技術です。 More   
--yes
協調シミュレーション・インターフェース
Keysight SystemVue®
Keysight SystemVueは、システム開発プロセスやハードウェア開発プロセスを通して、継続的にテストと検証を行うことを可能にし、開発時間や作業負荷を軽減する協調シミュレーション・インタフェースです。 More   
yesyesyes
MathWorks Simulink®
Simulinkインタフェースは、強力な可視化・解析ツールを提供してわかりやすいハードウェア検証を実現するツールです。 More   
yesyesyes
MathWorks MATLAB®
アルデックのシミュレータとMathWorks社の直感的なMATLAB言語とテクニカル・コンピューティング環境を統合します。 More   
Optionyesyes
Aldec QEMU Bridge (Linux Only)
Aldec QEMU Bridge it is transaction accurate bridge that allows full SoC co-simulation between the Programmable Logic (PL) system and Processing System (PS) More   
Optionyesyes
デザイン・ルール・チェック
ALINT-PROと基本ルール・ライブラリ
Aldec® ALINT-PRO™ is a design verification solution for RTL code written in VHDL, Verilog, and SystemVerilog. The solution performs static analysis based on RTL and SDC™ source files uncovering critical design issues early in the design cycle. More   
Option 4yesyes
DO-254 Verilog / VHDLルール・ライブラリ
Set of rules that should be used to improve design compliance with DO-254. More   
Option 4Option 4Option 4
Aldec Premium Rule Library (VHDLおよびVerilog)
Dual-language rule library driven by customer requests. More   
Option 4Option 4Option 4
Aldec SystemVerilog Rule Library
Rules for SystemVerilog RTL design subset that cover new varieties of harmful RTL defects related to new language constructs. More   
Option 4Option 4Option 4
Aldec CDC Rule Library (VHDL, および Verilog)
Language-independent rules for CDC and RDC verification aimed to avoid metastability issues in complex designs. More   
Option 4Option 4Option 4
STARC Verilog / VHDL ルール・ライブラリ
The most comprehensive rule library covering large variety of topics. More   
Option 4Option 4Option 4
RMM Rule Library (VHDL and Verilog)
Dual-language rule library automates the methodology for effective design reuse and verification. More   
Option 4Option 4Option 4
ライセンス・タイプ
フローティング・ライセンス
ネットワークのフローティング設定(複数台使用)は、WindowsかLinuxのリモート・マシン(ライセンス・サーバ)のライセンスを基盤として使用するものです。 More   
yesyesyes
1年間・時限ライセンス
1年間・時限ライセンス(年間ライセンス、TBL)は1年ごとに製品の使用権を与えるライセンスです。TBLには1年間のサポート契約が付いてきます。 More   
yesyesyes
永久ライセンス
永久ライセンスは有効期限のないライセンスです。永久ライセンスには1年間のサポート契約が付いてきます。 More   
yesyesyes
サポート・プラットフォーム
Linux®(64-Bit)
Linux x86/x86_64をサポート。 More   
yesyesyes
Windows® 11/10/Server 2022, 2019, 2016, 2012 (64-Bit)
最新のすべてのプラットフォームでビルドがテストされ、ユーザのワークステーションで正しく動作することを確認しています。 More   
yesyesyes
* -

configurations are avaiable with VHDL-only, Verilog-Only and Dual-Language Favors


** -

configuration is avaiable with Verlog/SystemVerilog Only and Dual-Language Favors


Option 2 - Server Farm Manager is a separate Aldec product
Option 3 - Hardware Assisted Verification is a separate Aldec product - HES
Option 4 -

ALINT-PRO™ is a separate Aldec product; each of extra rule libraries requires separate license part


Ask Us a Question
x
Ask Us a Question
x
Captcha ImageReload Captcha
Incorrect data entered.
Thank you! Your question has been submitted. Please allow 1-3 business days for someone to respond to your question.
Internal error occurred. Your question was not submitted. Please contact us using Feedback form.
We use cookies to ensure we give you the best user experience and to provide you with content we believe will be of relevance to you. If you continue to use our site, you consent to our use of cookies. A detailed overview on the use of cookies and other website information is located in our Privacy Policy.