シミュレーション性能最適化（Verilog/SystemVerilog, VHDL）

Verilog RTL・ゲート性能最適化機能は、タイミング付きデザイン、ゲート・レベル・デザイン、主にビヘイビア・コードで成り立つデザインなど、あらゆるタイプのVerilogデザインのシミュレーションを高速化できます。この最適化機能は標準シミュレーション・エンジンとシームレスに統合されていて、ユーザの操作がなくても動作します。デフォルトでは、最適化機能を有効にすると特定のデザイン・オブジェクトの高速化と引き替えにデザインの可視性が低くなりますが、デフォルトの動作を変更して高速化されるオブジェクトの読み出し（および読み書き）アクセスを有効にして波形ビューワ、PLIなどのアプリケーションからデザインを確認できるようにすることも可能です。

VHDL RTLおよびVital Optimizationsはコンパイル中に有効にすると性能が大きく向上します。コンパイル中の最適化レベルはGUIとバッチ・モードで色々なスイッチから制御できます。追加のシミュレーション・オプションでさらに性能を上げることもできます。