Fatal Error: filename.sv: Bind: unresolved hierarchical reference to object "object name"


デザインのシミュレーションで、SystemVerilog とVHDL 間でbind を行っている時に上記エラーが発生します。この問題は、どうすれば解決しますか?


SystemVerilog とVHDL 間でbind を行っている時、正しいコーディングを使用するようにしてくださいたとえば、次のように:

bind <libary_name>.<entity/module_name>

VHDL ライブラリ定義で適切に動作しない場合、ダイレクトインスタンスを使用する必要があります

bind <full_instance_path> <checker_entity/module_name> <checker_instance_name>


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