SystemVerilog IEEE 1800 - 2012 - デザイン

Category : 標準サポート

SystemVerilogはVerilogの拡張セットで、高い抽象度のモデリングと大規模デジタル・システムの効率的な検証を可能にします。もともとはAccelleraが開発していた言語で、IEEE Std. 1800™-2012として規格化されています。SystemVerilogとVerilogを1つの規格に統合する計画が近く策定されます。アルデックはSystemVerilog(IEEE Std. 1800™-2012)をハードウェア記述の拡張、アサーションおよび先進的検証という3つの分野でサポートします。規格のデザイン用部分は主に合成可能な構造体とビヘイビア・モデル用構造体から構成されています。

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