Riviera-PRO EDU 製品構成

Marketing Features EDU Edition
標準サポート
EDIF 2 0 0
EDIF 2 0 0フォーマットのネットリストのシミュレーションはほとんどのアルデックのシミュレータでサポートされています。More >>
yes
SystemVerilog IEEE 1800 - 2012 - デザイン
SystemVerilogはVerilogの拡張セットで、高い抽象度のモデリングと大規模デジタル・システムの効率的な検証を可能にします。More >>
Ref. Note (1) and (2)
Verilog® HDL IEEE 1364(1995, 2001および2005)
アルデックのシミュレータはIEEE 1364-2005規格を完全にサポートしています。レガシーから新規まで、バラエティ豊富なVerilogデザインをシミュレーションできるように、アルデックのシミュレータはVerilog '95モード、2001モードおよび2005モードで稼働させることができます。More >>
Ref. Note (1) and (2)
VHDL IEEE 1076(1993, 2002,2008および2018)
アルデックのシミュレータはIEEE 1076-1993規格とIEEE 1076™-2002 VHDLおよびIEEE 1076™-2008規格を完全にサポートします。More >>
Ref. Note (1) and (2)
シミュレーション/ベリフィケーション
Mixed Language
Mixed LanguageMore >>
yes
Verilog Programming Language Interface(PLI/VPI)
Verilog PLI(Programming Language Interface)とVPI(Verilog Procedural Interface)はシミュレーションするVerilogモデルのデータにアクセスして修正するための標準的なインタフェースです。More >>
yes
VHDL/Verilog Synplicity Compatible Encryption
VHDL/Verilog Synplicity Compatible EncryptionMore >>
yes
デバッグおよび解析
Accelerated Waveform Viewer
Accelerated Waveform ViewerMore >>
yes
HDL and Text Editor
HDL and Text EditorMore >>
yes
Language Assistant with Templates and Auto-complete
Language Assistant with Templates and Auto-completeMore >>
yes
対話的コード実行トレース
ソースコードのステップ実行は、最も一般的なデバッグ手段の1つです。ステップ実行は、コードを1行毎に実行します。More >>
yes
高度なブレークポイント管理
シミュレーションはブレークポイントで停止させることができます。アルデックはソースコードのブレークポイントと信号のブレークポイントを両方ともサポートします。More >>
yes
ライセンス・タイプ
フローティング・ライセンス
ネットワークのフローティング設定(複数台使用)は、WindowsかLinuxのリモート・マシン(ライセンス・サーバ)のライセンスを基盤として使用するものです。More >>
yes
Ref. Note (1) and (2) - Simulation performance limitations compared to full commercial release of Riviera-PRO:
Performance Restrictions: 4x slow down
Capacity Restrictions: 20,000 instances - 20x slow down.


Printed version of site: www.aldec.com/jp/products/university_programs/riviera_pro_edu/configuration