エラボレーションエラー: You do not have a valid license to simulate SystemVerilog assertion module

概要

デザインで SystemVerilog アサーションを使っているのに、お使いのライセンスにはその機能が含まれていない場合に、上記エラーが通知されます。

対応方法

SystemVerilog アサーションライセンスを所有していることを確認してください。 また SystemVerilog アサーションシミュレーションが他のユーザにより実行されていないかどうか確認してください。

SystemVerilog アサーションライセンスを所有しているのに本エラーが通知察ル場合には、 サポートポータルからアルデックサポート部門へ連絡してください。

SystemVerilog アサーションライセンスを所有していない場合には、アサーションの処理を無効にしてください。GUI では次の手順で、アサーション処理を無効にできます。

  1. メニューの Design | Settings を選択します。

  2. Compilation | Verilog | Assertions へ移動します。

  3. All option in the Disable processing にて Selected をチェックします。

  4. ApplyOK をクリックします。

  5. デザインをコンパイルして、シミュレーションを実行します。

スクリプトを使用する場合は、alog コマンド全てに -na オプションを付けてください。

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