コンパイル時のVerilogライブラリの指定

詳細

ベンダーライブラリ(Xilinx, Altera, Actel, Lattice 等)のモジュールを使用したデザインで以下のワーニングが表示されました。

Warning: VCP2515 .v : (563, 1): Undefined module: was used. Port connection rules will not be checked at such instantiations.

シミュレータで未知のモジュールを検索するためのライブラリを指定するには、どのように解決したらよいのでしょうか?

解決法

GUIを使用する場合:

  1. Design | Settings | Compilation | Verilog を選択

  2. 右側の Verilog Libraries ウィンドウで、小さな黄色でマークされている方形のアイコンをクリック

  3. リストから適切なライブラリを選択し、OKをクリック。一度に複数のライブラリを選択するにはCtrlキーを押しながら選択

  4. Simulation | Verilog を選択

  5. 右側のVerilog Libraries (-L) ウィンドウで、小さな黄色でマークされている方形のアイコンをクリック

  6. リストから適切なライブラリを選択し、OKをクリック。一度に複数のライブラリを選択するにはCtrlキーを押しながら選択

  7. Applyボタンをクリックし、OKをクリック

  8. ソースをコンパイル

バッチモード/スクリプトを使用する場合:

-l library_name 引数を alog マクロコマンドに追加します。また、(シミュレーションの初期化中に)未知のユニットが含まれるライブラリを asim コマンドの -L 引数で指定することができます。

例: 
alog -dbg -l unisim_ver -l secureip my_file.
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