単言語または複数言語デザインのサポート

Category : シミュレーション/ベリフィケーション

ALDECのシミュレータはVHDLとVerilogの混在したデザインをサポートしていますが、単一言語(VHDLのみ、Verilogのみ)のみの構成も可能です。最近の複雑なデザインでは、複数の言語で書かれたソースコードが必要になることが非常に多いため、シミュレータでも混合言語をサポートするものがお勧めです。言語混在シミュレータはVHDLとVerilogに加えて、SystemVerilog (デザイン・サブセット、アサーション、フル言語)、SystemC、EDIFもサポートします。

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