アルデックとタレスがCertification Together International Conference 2023で共同発表Date: 2023/05/01 Type: ReleaseToulouse, France – 2023年5月1日 – Aldec, Inc. - アルデックとタレスは、EASA、FAA、エアバス、その他の主要なアビオニクス規制の専門家やシステムサプライヤーと共に、2023年5月10日から12日までフランスのトゥールーズで開催されるCertification Together International Conference（CTIC）で共同発表を行う予定です。 CTICは、航空電子機器システムのシステム、ソフトウェア、ハードウェアの認証に関する課題に取り組むことを目的としています。今年は、アルデックとタレスが共同で、PCIeやイーサネットなどの高速インタフェースを使用するFPGA設計におけるトランザクションレベル・モデリング（TLM）の使用に関する技術事例を発表します。 テクニカルケーススタディ：DO-254準拠のためのPCIeベースのFPGAデザインの検証に業界で初めてTLMを使用 May 12, 2023, Hardware Trackプレゼンタ：Janusz Kitel氏 (アルデック)およびYann Le Hennaf氏 (タレス) 航空電子機器システム内のFPGAやSoC FPGAでは、PCIeやEthernetなどの高速インターフェイスの使用が一般的になってきています。しかし、このような設計をDO-254の設計保証レベル（DAL）AまたはBに準拠させるための検証には問題があります。複数の高速シリアルインターフェイスで非同期クロックを使用するFPGAデザインでは、物理テスト時に非決定的な結果が発生します。シミュレーション結果は単純化されたモデルに基づいているため最適化されていますが、物理ハードウェアでのテスト結果はクロック発振器の位相に依存します。 本講演では、ビットレベル検証の限界について説明し、TLMを紹介するとともに、DO-254準拠の高速インタフェースを持つFPGAデザインの検証にどのように活用できるかを紹介します。トランザクションの管理、解析、デバッグが容易になります。またTLMで使用するアンタイムドテストベンチは、クロック周波数や位相の変化に影響されないため、非決定性動作を伴うこのようなデザインの検証には理想的です。 これまでDO-254準拠を必要とするPCIeベースのFPGA設計の検証にTLMが使用されたことはありませんでした。このケーススタディでは、業界初の事例を紹介します。 アルデックは、航空電子機器コミュニティで積極的に活動し、業界で実証済みのツールやソリューションでサプライヤや航空会社の検証プロセスの改善と革新を支援しています。アルデックはDO-254準拠のためのFPGAデザイン/検証ツールを提供しています： 要求トレーサビリティ HDLコーディング標準、デザインルールチェック、クロックドメインクロッシング解析 DO-254テンプレートとレビューチェックリスト コードカバレッジとUVMをサポートしたVHDL/Verilog/SystemCシミュレーション ターゲットFPGAのAt-Speedデバイステスト・プラットフォーム ツールクオリフィケーションデータパッケージ 3日間のDO-254プラクティショナーズトレーニング Certification Togetherについて Certification Together International Conferenceは、航空プロジェクトに携わり、認証の課題に直面している企業間の交流を図ることを目的としています。この会議では、重要なシステムの認証において国際的に認知されたエキスパート企業の専門知識を活用します。 アルデックについて アルデックはネバダ州ヘンダーソンに本社を置く、エレクトロニクス・デザイン検証のインダストリ・リーダでありパイオニアです。1984年に設立したアルデックは、混合言語RTLシミュレーション、FPGAアクセラレーションとエミュレーション、マルチFPGAパーティショニングとSoC/ASICプロトタイピング、デザインルールチェック、クロックドメインクロッシング解析、宇宙アプリケーション用放射線耐性FPGAのRTAX/RTSXプロトタイピング、軍事、航空宇宙、航空電子、自動車、医療、テレコミュニケーション、産業アプリケーション用の要件トレーサビリティと機能検証などの領域で特許を持つ検証技術を持っています。www.aldec.com Aldecは Aldec, Inc.の登録商標です。その他すべての商標または登録商標は、それぞれの所有者の財産です。
