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アルデック、DVCon 2013で機能検証プラットフォームの最新リリースを展示

Date: 2013/02/26Type: Release

Henderson, NV – 2013年2月26日 – Aldec, Inc. (以下アルデック) は機能設計・検証業界をリードする企業が集うDesign & Verification Conference & Exhibition (DVCon、2013年2月25〜28日 米国カリフォルニア州サンノゼ) に出展します。

 

アルデックのマーケティングマネージャChristina Tooreのコメント:「DVConは一貫して最先端の技術、規格、手法の最新情報を提供することにフォーカスしているので、新しいソリューションを市場に出すプラットフォームとしての重要性を保っています。今年、このサンノゼに戻ってきて、近々リリース予定の最新ソリューションをご紹介することができてたいへんうれしいです。」

 

アドバンスド・ベリフィケーション

アルデックは検証の難題に応える機能検証プラットフォームRiviera-PRO™の最新バージョンをプレビューします。デモンストレーションでは要件指向の設計とシミュレーション、混合言語・ミックスドシグナル・大規模FPGAデザインのデバッギングなどの革新的なツールスイート公開します。Riviera-PROプラットフォームの最新リリースにはUniversal Verification Methodology (UVM) の応用、UCIS互換データベースによる検証管理とカバレッジクロージャ、およびVHDL, Verilog-AMS, SystemVerilogおよびSystemCの混在するデザインなどの機能が大幅に強化されています。www.aldec.com/products/riviera-pro 

 

ハードウェア・アシステッド・ベリフィケーション

DVConではHES™の最新バージョンもご紹介します。HES-DVM™はアルデックのハードウェアベースASIC/SoC検証ソリューションです。ビットレベルのシミュレーション高速化からトランザクションレベルのエミュレーション、HW/SW協調検証、仮想モデリング、バーチャルプロトタイピングまで対応します。www.aldec.com/products/hes-dvm

 

UVMとアサーションの無料オンライントレーニング 

DVConでブースにお立ち寄りくださった方にはFast Track™  ONLINEも紹介致します。設計・検証に関わっている方は誰でも無料で利用できる便利なオンライントレーニングポータルサイトです。このプログラムのプレミア・トレーニングコースはFast Track™ to UVM ONLINE で、SystemVerilogのデザイン・サブセットに詳しいハードウェア設計者の方々にUniversal Verification Methodology (UVM) というまったく新しい世界を体験して頂けます。最近新しく追加されたFast Track™ to Assertions ONLINE では、アサーションとカバーの実例を、VHDL (PSL) とSystemVerilog (SVA) を並列比較しながら紹介しています。www.aldec.com/onlinetraining

 

DVConについて

DVConは電子システムの機能設計・検証としては第一級のカンファレンスです。DVConを後援しているのはAccellera Systems Initiativeで、システム、半導体、知的財産 (IP)、電子設計自動化 (EDA) 業界で必要とされる設計・検証の標準規格を策定する独立系の非営利団体です。Accelleraについて詳しくは、www.accellera.org をご覧ください。DVconについては、www.dvcon.orgをご覧ください。

 

アルデックについて

アルデック(本社 Henderson, Nevada)は、エレクトロニクス・デザイン検証のインダストリ・リーダです。RTLデザイン作成、RTLシミュレータ、ハードウェア・アシステッド検証、デザインルールチェック、IPコア、DO-254機能検証および軍事/航空宇宙向けソリューションといったパテントを取得したテクノロジを提供しています。www.aldec.com


Aldecはアルデックの商標です。その他全ての商標または登録商標は各所有者に帰属します。

Media Contact: アルデック・ジャパン株式会社
宮島 健
03-5312-1791
sales-jp@aldec.com
www.aldec.com

 

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