Dresden, Germany –  2012年3月12日 – Aldec, Inc. （以下アルデック）は本日、高速な混在言語検証ツールであるRiviera-PRO の最新バージョンをリリースしたことを発表します。Design Automation and Test in Europe （DATE）で公開された Riviera-PRO 2012.02は、複雑なFPGAやASICへ移行する設計者に大いに役立つ数多くの先進検証手法をサポートしています。

Riviera-PRO 2012.02は、Universal Verification Methodology (UVM) クラスライブラリ、SystemVerilog IEEE 1800-2009 および VHDL IEEE 1076-2008 で構成される検証環境をサポートしています。さらにOpen Source VHDL Verifivcation Methodology (OS-VVM) も動作する理想的なプラットフォームとなっています。

Riviera-PRO 2012.02では、クラスオブジェクトをトレースしてそれらを波形ビューワに表示し、EDAツールのデバッグ機能を新たな段階へ引き上げています。本機能によりダイナミックオブジェクトの時系列の解析が、他のデータタイプのオブジェクトと関連付けて行えます。シミュレーション実行時に生成されるインフォメーション、ワーニングおよびエラーメッセージを、波形上にマーカーと合わせて直接表示することも可能です。

業界標準であるSystemVerilog をベースとした検証ライブラリの最新バージョンUVM 1.1aを含むRiviera-PRO 2012.02は、SystemVerilogのマルチスレッドコンパイル機能（典型的なUVMベースのテストベンチの場合、約25%高速化）、コンパイラメッセージの改善（明確で簡潔なログ）、およびUVMのライブラリ使用とスクリプト作成を容易にする新しい環境変数を提供します。

サポート言語について、本リリースでは多くの新しい構造が利用可能です。

• SystemVerilog - forward typedef、extern モジュール宣言、制約付きブロックの動的配列
• SystemVerilog Assertions (SVA) - マルチクロックドメインを含むデザインを扱うエンジニアに、多大な利益をもたらすマルチクロックプロパティとシーケンス
• VHDL - 信号代入文における force と release

Riviera-PRO 2012.02では、内蔵のHDLエディタや波形ビューワの改善を提供し、FPGA/ASIC設計者のための、多様なスクリプト生成、HDL設計、シミュレーション（共通のカーネル）、解析およびデバッグ環境として、ツールの価値を高めています。

Riviera-PRO 2012.02の詳細およびダウンロード、プレゼンテーションは www.aldec.com/products/riviera-pro をご参照ください。

アルデックについて

アルデック（本社 Henderson, Nevada）は、エレクトロニクス・デザイン検証のインダストリ・リーダです。RTLデザイン作成、RTLシミュレータ、ハードウェア・アシステッド検証、デザインルールチェック、IPコア、DO-254機能検証および軍事／航空宇宙向けソリューションといったパテントを取得したテクノロジを提供しています。www.aldec.com

AldecおよびRiviera-PROはアルデックの商標です。その他全ての商標または登録商標は当該各社に帰属します。

Aldec Design Tool Supports UVM and new SystemVerilog Electronics Weekly