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アルデック、Riviera-PROのVHDLおよびUVVMサポートを強化

Date: 2019/12/17Type: Release

Henderson, USA - 2019年12月17日 – HDL混在言語シミュレーションとFPGAおよびASICのハードウェア・アシステッド・ベリフィケーションのパイオニアであるAldec、Inc.(以下「アルデック」)は、Riviera-PRO ファンクショナルベリフィケーションプラットフォームに最新バージョンのVHDL(2018)およびのUniversal VHDL Verification Methodology(UVVM)2019.09.02リリースを作業する際にさらなるサポートを提供する機能を追加しました。

 

最新のVHDL standard(たとえばVHDL 1076-2018)による開発の恩恵を得たいユーザーは、Riviera-PRO 2019.10を使用してのVHD-2018の新しいアトリビュートや既存機能の改善(to_string関数や‘IMAGEアトリビュートで表現可能なすべての複合タイプに適用可能など)にアクセスできるようになりました。

 

UVVM 2019.09.02リリース(VHDLテストベンチを作成するためのオープンソースアーキテクチャ、ライブラリ、およびメソドロジ)の更新には、AXI-Stream BFMでtvalidを1回以上のランダムタイムでアサート解除する新しい構成やAXI-Stream BFMでtreadyを複数回のランダムタイムでアサート解除する新しい機能が含まれます。

 

ソフトウェアプロダクトマネージャーのSunil Sahooは次のように述べています:
アルデックは、2018年11月にVHDL standard 1076-2018の早期サポートを提供した最初のEDA企業の1つであり、Riviera-PROに拡張機能を追加しました。私たちはベリフィケーションメソドロジの開発に対応し、頻繁に開発することにも取り組んでいます。」

 

さらに、Riviera-PROのレジスタジェネレータは、FIFO、インダイレクトレジスタ、アレイレジスタをサポートするように強化されました。

 

Riviera-PRO 2019.10のダウンロードとご評価が可能となっています。

 

Riviera-PRO™について

Riviera-PRO™は、未来の最先端のFPGA/SoCを設計しているエンジニアの抱える検証ニーズに応えます。このツールは、色々な抽象レベルにおいて高性能シミュレーションエンジンと高機能デバッグ、さらには最新の言語と検証ライブラリ規格のサポートを組み合わせることにより、テストベンチの能率、再利用性および自動化を極限まで高めます。

 

アルデックについて

アルデックは米国ネバダ州ヘンダーソンに本社を置く、エレクトロニクス・デザイン検証のインダストリ・リーダです。RTL設計、RTLシミュレータ、ハードウェア・アシステッド・ベリフィケーション、SoC/ASICエミュレーション・プロトタイピング、デザインルールチェック、CDC検証、IPコア、要求ライフサイクル管理、DO-254機能検証、ハイパフォーマンスコンピューティングおよび軍事/航空宇宙向けソリューションといったパテントを取得したテクノロジを提供しています。www.aldec.com/jp

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