Event Details View All Recorded Events Date Event Type 場所 Action Nov 18, 2026 UVM 検証環境構築への近道 UVM 検証環境構築への近道Date: Wed, November 18, 2026Time: 3:00 PM - 4:00 PM (JPT) UVM（Universal Verification Methodology）は、ASICや大規模FPGA 向けの高度な検証フローを実行可能にする検証手法の１つです。しかし、UVMをゼロから記述することは複雑で手間のかかる作業になります。Riviera-PROのUVM ジェネレータはVHDL、Verilog/SystemVerilogで記述されたテスト対象デザインに対して、UVMテストベンチのSystemVerilogテンプレートおよびシミュレーション用スクリプトを自動生成することで、ゼロから記述するよりも複雑さを低減します。 ウェブセミナー Tokyo, Japan More Info
