Event Details View All Recorded Events Date Event Type 場所 Action Oct 21, 2026 OVL を使用したVerilog およびVHDL デザインの アサーションベース検証 OVL を使用したVerilog およびVHDL デザインの アサーションベース検証Date: Wed, October 21, 2026Time: 3:00 PM - 4:00 PM (JPT) Accelera が提供するOpen Verification Library（OVL）は、設計者が容易にアサーションベース検証を行う方法を提供しています。一般的に使用されている設計言語（VHDL, Verilog, SystemVerilog）デザインをOVLはサポートしており、シミュレーションだけでなくフォーマル検証やエミュレーションでも使用することができます。本ウェビナーではコード例を示しながら、OVL について解説します ウェブセミナー Tokyo, Japan More Info
