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SystemVerilogコンストレイントランダム入門 ～効率的なランダム検証の第一歩～
Date: Wed, July 29, 2026
Time: 3:00 PM - 4:00 PM (JPT)

 

検証の網羅性を評価するためにコードカバレッジ、ファンクショナルカバレッジなどが広く利用されています。しかし、網羅性を向上させるためには膨大なテストベンチ、スティミュラスが必要となります。従来のダイレクトテストは、検証したい機能のチェックには分かりやすく使用できますが、想定していない内容に関するテストは出来ません。また、従来のシンプルなランダムテストでは不要なスティミュラスなどを生成する可能性がありました
SystemVerilogが提供するコンストレントランダムは乱数発生を制約によって制御することで、１つのテストベンチで多彩なスティミュラスを生成することが可能になります。これにより、最小限のテストベンチ記述でカバレッジ率の向上が得られます。本ウェビナでは、SystemVerilogのコンストレントランダムに関する記述や制約に関するテクニックについて紹介します