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SystemVerilog デザインの設計ミスを見つけるデザインルール チェック
Date: Wed, April 15, 2026
Time: 3:00 PM - 4:00 PM (JPT)

 

昨今のハードウェア設計は規模の増加、複雑化が進み、デザインの検証が長期化する可能性があります。このような状況下、デザイン検証前にデザインコードをクリーンアップすることに注目が集まっています。クリーンアップは比較的短時間で実行可能なうえに、デザイン検証の時間と労力を大幅に削減します。またハードウェアデザインへのSystemVerilog (設計)が普及するにつれ、これらを使用したデザインコードのチェックも重要度が増加しています。ALINT-PRO は一般的なSystemVerilog (設計)のほとんどをスタティック検証可能なため、デザインサイクルの早い段階でデザイン上の重大な問題を発見することができます。
本ウェビナーでは、SystemVerilog の問題とそれをチェックするルールについてご紹介します