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SystemVerilogの検証では何が出来る？
Date: Wed, August 20, 2025
Time: 3:00 PM - 4:00 PM (JPT)

 

UVMなどのSystemVerilogを使用した検証メソドロジにより、RTL段階での検証効率が向上すると聞いたことはあっても、SystemVerilogで何が出来るのか、どのように使用するのか把握していない設計者も多いのではないでしょうか。
本セミナーでは、SystemVerilogの検証に関する基本的な機能と有用性についてサンプルデザインを用いて紹介いたします。

1．デザイン概要
2．UARTテスト環境
3．アサーション　(SVA & PSL)
4．ファンクショナルカバレッジ
5．ランダムテストベンチ
6．DPI-C