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Apr 24, 2024 OVLを使用したVerilogおよびVHDLデザインのアサーションベース検証

OVLを使用したVerilogおよびVHDLデザインのアサーションベース検証
Date: Wed, April 24, 2024
Time: 3:00 PM - 4:00 PM (JPT)

 

Accelera が提供するOpen Verification Library(OVL)は、設計者が容易にアサーションベース検証を行う方法を提供しています。一般的に使用されている設計言語(VHDL, Verilog, SystemVerilog)デザインをOVLはサポートしており、シミュレーションだけでなくフォーマル検証やエミュレーションでも使用することができます。本ウェビナーではコード例を示しながらOVL について解説します

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