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Oct 25 - 26, 2016 VHDL設計/検証トレーニング

概要:VHDL言語を使った設計手順を理解し、VHDLの基本文法と、設計スタイルガイドに沿った回路記述と検証方法について学びます。基本的な組合せ回路・順序回路の記述の解説と、それを検証するテストベンチ記述についても学んでいきます。そして、講座では、具体的な回路例として、UARTを用いて、学んできた基本回路がどの様に使われ、どう検証するかも学びます。

 

開催場所:アルデック・ジャパン株式会社
時間:10:30 - 17:00
参加費用:70,000円 テキスト代込み(消費税別)

 

アジェンダ:
1.設計手順のフローと検証
2.設計
  2-1.組合せ回路/順序回路のVHDL記述の紹介
    - セレクタやデコーダ等の組合せ回路記述
    - カウンタに代表される順序回路の記述
  2-2.ステートマシンの記述
    - ムーア型、ミーリィ型
  2-3.SRAM/FIFO/ROMなどのVHDLモデリング
  2-4.論理合成の注意点
    - リント・チェック
  2-5.演習
3.検証
  3-1.テストベンチ記述
    - 定数の使用
    - プロシージャーの活用
    - 期待値との比較
    - ファイル入出力のためのコード記述
    - テストベンチに便利な記述
  3-2.論理シミュレーションの方法と操作
    - テストプラン/パターン表の作成
    - バッチファイルの作成、実行
    - 非同期検証とジッタ対策
    - カバレッジ
  3-2.テストベクタによる、ポスト・シミュレーションの実行
    - 演習

 

受講対象者:
1~2年目位の設計者が対象(少なくとも論理回路、あるいはデジタル回路の知識がある方)

※お申込み先着順に受付。日程、内容、会場、は変更になる場合がございます。

 

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