Active-HDL 製品構成
| Features | Desktop Master [Hide] | Designer Edition [Hide] | Plus Edition [Hide] | Expert Edition [Hide] |
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| デザイン・エントリおよびドキュメンテーション | ||||
| HDL/テキスト/ブロックダイアグラム/ステートマシン・エディタ (JP) Active-HDLでは、色々な種類の記述を混ぜてデザインすることができます。デザインは、テキストのHDLコードや、ブロック・ダイアグラム、ステート・ダイアグラムなどで作れます。 More |  | | | |
| テンプレートとオートコンプリートによる言語アシスタント 言語アシスタントはHDLやSystemCのソースコードやアルデックのマクロ・コマンド開発に役立つツールです。 More | | | | |
| マクロ、Tcl/TK、Perlスクリプトのサポート アルデックのシミュレータは次のスクリプト言語をサポートしています。それぞれ抽象度のレベルが違い、用途に応じて使い分けることができます。 More | | | | |
| Code2Graphics™コンバータ Code2GraphicsコンバータはテキストのソースコードをActive-HDLのブロック・ダイアグラムやステート・マシンに自動変換するツールです。 More | | - | | |
| レガシー・スケマティック・デザインのインポートおよびシンボルのインポート・エクスポート Active-HDLでは、レガシーのスケマティック・デザインをインポートするユーティリティで、Xilinx Foundation Series, ViewLogic ViewDrawシリーズ、その他EDIFネットリストを出力できるツールからデザインのインポートが可能です。 More | | - | | |
| PDF/HTML/Bitmap画像へのエクスポート デザインの複雑度が増し、IPの再利用が一般的になり、デザイン・チームが複数階、多部門、さらには複数の国にまたがるようになるにつれて、デザインしたコンポーネントの素早いドキュメンテーションがますます重要な課題になっています。 More | | - | | |
| 高機能PDFエクスポート (ベクタ画像) デザインやワークスペースをPDFにエクスポートすることができます。エクスポートのプロセスはウィザードで管理します。エクスポートのオプションが豊富に選べるので、ホットリンクを組み込んだ、色々なニーズに合ったPDFを作成できます。 More | Option | - | | |
| プロジェクト管理 | ||||
| 全FPGAメーカー向けデザイン・フロー・マネージャ デザイン・フロー・マネージャとは、Altera®, Atmel®, Lattice®, Microsemi™ (Actel), Quicklogic®, Xilinx®その他メーカーから提供されるシミュレーション・ツール、合成ツール、インプリメンテーション・ツールを1つの開発環境に統合し、設定、制約、実行などを管理するツールです。 More | | | | |
| リビジョン管理インタフェース Active-HDLは色々なソース・リビジョン管理システムと通信・連携する機能があります。 More | | | | |
| ワークスペースとデザインのアーカイブ デザイン・ファイルを誤って削除するのを防止したり、ファイルのやりとりやバックアップのオプションとして、Active-HDLは開発中のデザインやワークスペース全体をひとつのZipファイルにアーカイブするArchive Design機能を持っています。 More | | | | |
| マルチデザイン・ワークスペースのサポート Active-HDLでは、複数のデザインを同時に開いて1つの上位プロジェクトにまとめることができます。 More | - | - | | |
| PCBインタフェース (自動 FPGA I/O 同期) アルデックとその提携会社は共同で、PCBデザイン・キャプチャ・ツールとHDLベースのFPGAデザイン管理ツールやシミュレータとの間のマイグレーションを円滑化する統合ソリューションを開発しました。 More | - | - | | |
| コード生成ツール | ||||
| IPコア・ジェネレータ IPコア・ジェネレータはActive-HDLに組込のツールで、パラメータ設定可能なモジュールを集めたものです。 More | | - | | |
| VHPI/PLI/VPI, SystemC トランザクタと新規ファイル・ウィザード Verilog PLI インタフェースは、シミュレーションされるVerilogモデルにアクセスしてデータを修正するための標準的な方法です。PLIインタフェースはユーザ定義のタスクと関数を作成してActive-HDLと協調動作します。 More | | - | | |
| 波形からのテストベンチ生成 機能検証をスピードアップするために強力なテストベンチ自動生成機能を開発しました。波形エディタから作った波形やシミュレーション中に作られた波形から、デザイン・ユニットのテストベンチを生成させることができます。 More | - | - | | |
| ステート・マシンからのテストベンチ生成 Active-HDLに組込の補助的検証ツールで、ステート・マシン・エディタから生成されたHDLコードをテストするためのテストベンチを作成します。 More | - | - | | |
| 標準サポート | ||||
| VHDL IEEE 1076 (1987, 1993, 2002 および 2008) アルデックのシミュレータはIEEE 1076-1993規格とIEEE 1076™-2002 VHDLを完全にサポートし、新しく公開されたIEEE 1076™-2008規格の大部分をサポートします。 More | | | | |
| Verilog® HDL IEEE 1364 (1995, 2001および2005) アルデックのシミュレータはIEEE 1364-2005規格を完全にサポートしています。レガシーから新規まで、バラエティ豊富なVerilogデザインをシミュレーションできるように、アルデックのシミュレータはVerilog '95モード、2001モードおよび2005モードで稼働させることができます。 More | | | | |
| SystemVerilog IEEE 1800-2009 (デザイン) SystemVerilogはVerilogの拡張セットで、高い抽象度のモデリングと大規模デジタル・システムの効率的な検証を可能にします。 More | | | | |
| EDIF 2 0 0 (JP) EDIF 2 0 0フォーマットのネットリストのシミュレーションはほとんどのアルデックのシミュレータでサポートされています。 More | - | - | | |
| SystemC™ 2.2 IEEE 1666/OSCI 2.2/TLM 2.0 SystemCはC++でデジタル・システムの記述や検証ができる環境です。 More | - | - | Option | |
| シミュレーション/ベリフィケーション | ||||
| シミュレーションのパフォーマンス Active-HDLはVHDL/Verilogのシミュレーション最適化機能を備え、シミュレーションを高速化してシミュレーション時間を大幅に削減します。 More | - | Baseline | 3X Baseline | Verilog 6X Baseline VHDL 4.5x Baseline |
| 1言語・複数言語デザインのサポート (JP) アルデックのシミュレータはほとんどのバージョンで混合言語 (VHDLとVerilog) をサポートしていますが、1言語のみのサポート (VHDLのみ、またはVerilogのみ) も提供しています。 More | Mixed Only | Mixed Only | | |
| Verilog Programming Language Interface (PLI/VPI) Verilog PLI (Programming Language Interface) とVPI (Verilog Procedural Interface) はシミュレーションされたVerilogモデルのデータにアクセスして修正するための標準的なインタフェースです。 More | | | | |
| VHDL Programming Language Interface (VHPI) VHPIインタフェースはActive-HDLやRiviera-PROでエラボレートされたVHDLモデルのデータにアクセスして修正するための標準的なインタフェースです。 More | - | - | | |
| 言語インタフェース・ウィザード (PLI/VPI/VHPI/DPI) (JP) 言語インタフェース・ウィザード (PLI/VPI/VHPI/DPI) More | - | - | | |
| ウィザード付属のSystemVerilog IEEE DPI DPI-Cウィザードは、DPI-Cのタスクや関数名、その引数 (名前、タイプ、モード、またオプションとしてデフォルト値や範囲) などを入力できるユーティリティです。 More | - | - | | |
| シミュレーション・モデルの保護 ライブラリ保護機能は4段階のセキュリティ機能です。コンパイルしたモデルをライブラリ・ファイルの形で配布する際にソースコードをリリースしないように保護します。 More | - | | | |
| Verilog® IEEE 1364™-2005 暗号化 標準的なデザイン・ソース暗号化を活用すると、バイナリ・ファイル暗号化よりも非常に簡単にIPの開発と配布ができるようになります。 More | - | | | |
| VHDL IEEE 1076™-2008 暗号化 標準的なデザイン・ソース暗号化を活用すると、バイナリ・ファイル暗号化よりも非常に簡単にIPの開発と配布ができるようになります。 More | - | | | |
| バリュー・チェンジ・ダンプ (VCDおよび拡張VCD) のサポート VCD (バリュー・チェンジ・ダンプ) ファイル形式はIEEE1364-1995規格に規定されています。VCDファイルはASCIIファイルで、ヘッダ情報、変数定義および変数値の変化を保存します。 More | - | | | |
| バッチ・モード・シミュレーション、リグレッション (VSimSA) VSimSAはバッチ処理に特化したスタンドアロンのVHDL/Verilogシミュレーション環境です。 More | - | - | | |
| プロファイラ (パフォーマンス計測) プロファイラはシミュレータにもっとも負荷をかけるデザイン・ユニットやコード・セクションを特定するツールです。この情報はシミュレーション環境を最適化してパフォーマンスを改善するのに非常に役立ちます。 More | - | - | Option | |
| コンパイル済みFPGA メーカー・ライブラリ (JP) Active-HDLにはFPGAメーカー (Actel, Altera, Atmel, ChipExpress, Cypress, Lattice, Xilinxその他) のコンパイル済みライブラリが付属します。Pre-compiled libraries for various FPGA vendors (Actel, Altera, Atmel, ChipExpress, Cypress, Lattice, Xilinx, and others) are provided with Active-HDL. More | | | | |
| Altera® 言語非依存ライブラリ このオプションは、VHDLライセンスのみお持ちのアルデック・ユーザが、Verilogライセンスを購入せずにアルテラの最新のライブラリやMegafunctionをシミュレーションできるようにするオプションです (Quartus® 11.0のMegaWizard™から生成されるデザイン・ユニットやMegafunctionはVerilog/SystemVerilogで書かれているので本来必要)。 More | - | | Option (VHDL Only) | |
| Microsemi® 言語非依存ライブラリ このオプションは、VHDLライセンスのみお持ちのアルデック・ユーザが、Verilogライセンスを購入せずにMicrosemiのIPをシミュレーションできるようにするオプションです。 More | - | | Option (VHDL Only) | |
| Xilinx® SecureIP のサポート アルデックのシミュレータはXilinxツールのIP配信方法であるSecureIPをサポートしています。 More | - | | Option (VHDL Only) | |
| SFM (サーバ・ファーム・マネージャ) サーバ・ファーム・マネージャはローカル・ネットワークで稼働するツールで、指定のタスクをスケジューリングしてネットワーク上の指定のコンピュータで自動的に実行させることができます。 More | - | Option | Option | Option |
| HDL デバッグおよび解析 | ||||
| コンフィグレーション・サポート対応階層ビューワ デザイン階層ビューワはエラボレーションなしのプロジェクトの構造を確認するツールです。 More | | | | |
| 対話的コード実行トレース Active-HDLはデザイン・コードのトレースと検証ができる対話的グラフィック環境を装備しています。 More | | - | | |
| 高度なブレークポイント管理 シミュレーションはブレークポイントで停止させることができます。アルデックはソースコードのブレークポイントと信号のブレークポイントを両方ともサポートします。 More | - | | | |
| グラフィックス・アニメーションによるシグナル・プローブ アルデックのシミュレータはシミュレーション中もグラフィカルなデザイン・ソースとの通信を維持して、ポートと信号の生きた値をブロック・ダイアグラム・エディタに送り込み、その値をカラフルなプローブとして表示することができます。 More | - | | | |
| メモリ・ビューワ メモリ・ビューワはアクティブなデザインの中のメモリ・オブジェクトを表示するためのデバッギング・ツールです。 More | - | | | |
| FSM のデバッグ Active-HDLにはオブジェクト並べ替え、ダイアグラム・レポート、遷移のトレース、現在のステートのハイライトなど、ダイアグラムのデバッグを支援する機能があります。 More | - | | | |
| 波形ビューワ 高速波形ビューワは、バイナリ・シミュレーション・データベース (*asdb) に保存されたシミュレーション・データを高速にグラフィック表示するツールです。 More | - | | | |
| 複数の波形ウィンドウ シミュレーション中に複数の信号を観察しなければならない大規模なデザインでは、それらを1つのウィンドウに収めておくのは不便です。信号すべては1ウィンドウには入らないので、スクロールを繰り返さなければ確認したい波形データにたどり着きません。 More | - | | | |
| 波形シミュレータ 大規模デザインの一部を素早くチェックする必要がある場合、テストベンチを作成するのは効率がいいとは言えません。テストベンチはデザイン全体をシミュレーションを複数実行して完全にテストするときに意味があります。 More | - | | | |
| 波形エディタ 高速波形ビューワは代えの効かない解析ツールですが、信号データは時々刻々と変えなければなりません。 More | - | - | | |
| ポスト・シミュレーション・デバッギング ポスト・シミュレーション・デバッギングはシミュレーション終了後にシミュレーション結果を確認するための高機能ツールです。 More | - | - | | |
| C++ デバッガ Cコード・デバッグ・オプションとは、PLI, VHPI, SystemC, C/C++ソースコードをオープンソースのgdbデバッガでデバッグできる機能です。 More | - | - | | |
| シグナル・エージェント (VHDLおよび混合言語のみ) VHDLのシグナル・エージェントはVHDLブロックからVHDL信号のモニタリングや駆動を行います。信号はインタフェースを介して配線されていなくても、グローバル・パッケージで宣言されていなくても大丈夫です。 More | - | - | | |
| X-Trace X-Traceとは、シミュレーションされたモデルの中で、有効値から未知の値か、未初期化値、ユーザー定義値への変化の情報をレポートすることで、予期しない値の原因を突き止められるようにするツールです。 More | - | - | Option | |
| アドバンス・データフロー アドバンス・データフロー・ウィンドウは、アクティブなデザインの接続を調査し、シミュレーション中にインスタンス、コンカレント文、信号、ネットおよびレジスタの間でのデータフローを解析できる強力なツールです。 More | - | - | Option | |
| 追加のスタンドアロン波形ビューワ (ASDB) スタンドアロンの波形ビューワは前回のシミュレーション結果を表示したり、シミュレーションを実行中に結果をすぐに表示したりすることができます。 More | - | - | Option | Option |
| Riviera-PRO と ALINTとの統合 Riviera-PROやALINTとの統合はワンクリックで完了します。Active-HDL内部からRiviera-PROやALINTを起動できます。統合されていることで、ユーザはデザインのどの段階でもActive-HDLプロジェクトをRiviera-PROやALINTにエクスポートすることが可能です。 More | Option | - | Option | |
| アサーション・デバッギング プロジェクトにアサーションとカバーを入れることで、設計エンジニアとデバッグ・エンジニアは通常のシミュレーションとデバッギングを複数のウィンドウで実行しながらデザインのビヘイビアを観察することができるようになります。 More | - | - | Option1 | Option1 |
| Synopsys SmartModels®, SWIFT™ インタフェースと LMTV SWIFT™のSmartModel Libraryは標準的な集積回路のビヘイビア・シミュレーション・モデルからなります。モデルの範囲と複雑度は、ゲートなどのシンプルなTTLデバイスから、マイクロプロセッサや高集積度プログラマブル・ロジックなどの複雑なVLSI構造まで多岐にわたります。 More | - | - | Option | |
| アサーションおよびカバレッジ・ツール | ||||
| コード・カバレッジ (ステートメント/分岐, 式/条件, パス), トグル・カバレッジ + 新しいUCIS互換・アルデック・カバレッジ・データベース コード・カバレッジは検証プロセスを補助するデバッギング・ツールです。Active-HDLでは次のコード・カバレッジ・ツールでソースコードを検証することができます。 More | - | - | Option | |
| PSL IEEE 1850, SystemVerilog IEEE 1800™, OpenVera のアサーション 現代のシステム設計とその検証アルゴリズムにとって、アサーションとファンクショナル・カバレッジで使うプロパティの仕様は必要不可欠な要素です。 More | - | - | Option | Option |
| デザイン・ルール・チェック | ||||
| ALINTと基本ルール・ライブラリ アルデック®のALINT™はVHDL, Verilogおよび混合HDLのコードをコンパイル中に解析してシミュレーションや合成につなげるツールです。 More | - | - | Option2 | |
| STARC Verilog / VHDL ルール・ライブラリ STARC®の定めた、大規模なシステム・オン・チップでのプログラマブル・デザインとコーディングのガイドライン・チェッカです。 More | - | - | Option2 | Option2 |
| DO-254 Verilog / VHDLルール・ライブラリ ALINTはDO-254準拠を促進する新しいルール・ライブラリ・セットに対応します。 More | - | - | Option2 | Option2 |
| RMM (VHDL/Verilog) Reuse Methodology Manual (RMM) はシノプシスとメンター・グラフィックスが発行している業界でも定評のあるマニュアルを元にしたデザイン・ルール・ライブラリで、効率的なデザインの再利用と検証のための方法を定義しています。 More | - | - | Option2 | Option2 |
| 協調シミュレーション | ||||
| Simulink® の協調シミュレーション Simulinkインタフェースは、強力な可視化・解析ツールを提供してわかりやすいハードウェア検証を実現するツールです。 More | - | - | | |
| MATLAB® 協調シミュレーション アルデックのシミュレータはMathWorks社の直感的なMATLAB言語と技術的演算環境を統合しています。 More | - | - | Option | |
| ライセンス・タイプ | ||||
| 1年間・時限ライセンス 1年間・時限ライセンス (年間ライセンス、TBL) は1年ごとに製品の使用権を与えるライセンスです。TBLには1年間のサポート契約が付いてきます。 More | | | | |
| ノードロック/フローティング・ライセンス ノードロック/フローティング・ライセンス More | | | | |
| 永久ライセンス 永久ライセンスは有効期限のないライセンスです。永久ライセンスには1年間のサポート契約が付いてきます。 More | | | | |
| サポート・プラットフォーム | ||||
| Windows® 7/Vista/XP/2003 - (32/64-Bit) ビルドは最新プラットフォームのすべてでテストされ、ユーザのワークステーションで正しく動作することを確認しています。 More | | | | |
Option1 - Requires PSL IEEE 1850, SystemVerilog IEEE 1800™ and OpenVera Assertions feature
Option2 - ALINT™ is a separate Aldec product, STARC, DO-254 and RMM packages are sold separately
Option2 - ALINT™ is a separate Aldec product, STARC, DO-254 and RMM packages are sold separately
