アルデック、セーフティクリティカルなFPGAデザイン検証用に有限ステートマシン・カバレッジを提供

Henderson, NV – 2017年1月19日 – Aldec, Inc. （以下「アルデック」）は、混合言語・FPGAデザイン・シミュレーションプラットフォームのActive-HDL™の最新バージョン10.4のリリースを発表しました。今回、セーフティクリティカルなFPGAをデザインするエンジニア向けに、有限ステートマシン（FSM）カバレッジ機能が加わりました。セーフティクリティカルなデザインの保証ガイドラインや標準規格は、航空関連のRTCA/DO-254、自動車関連ではISO 26262、原子力発電所の計器・制御についてはIEC 62566がありますが、どれも検証プロセスの一環としてFSMカバレッジを使用することを推奨しています。

アルデックのソフトウェアプロダクトマネージャRadek Nawrotのコメント:
「セーフティクリティカルなアプリケーションで使われるFPGAは、あらゆる予測可能な環境下で、要件定義通りに動く信頼性が必要です。これを達成しなければならない検証エンジニアには大変なプレッシャーがかかりますが、推奨されるFSMカバレッジを使えば少し楽になるかもしれません。今回、アルデックの検証ツールにそのFSMカバレッジが追加されました。」

FSMカバレッジは、シミュレーション中にステートマシン図の中のどのステートと遷移が実行されたかを判別するためのツールです。FSMカバレッジの統計データを集めるために、HDLデザインコードにSystemVerilogまたはアルデック専用のプラグマを入れて、どのコンストラクトがステートマシンのどのコンポーネントを表しているか示す必要があります。プラグマはHDLコードのコメントに書き込み、カバレッジエンジンが解釈します。

FSMカバレッジ統計はAldec Coverage Database (ACDB) ファイルに格納され、テキストファイルまたはHTML形式のレポートとして表示されます。このレポートと共に、OSVVMファンクショナルカバレッジからテスト結果のマージ、順位付け、および分析を含む網羅的な構造カバレッジと機能カバレッジが提供されます。

Active-HDLについて

Active-HDLはおよそ20年間の長きにわたってFPGA設計者を支えてきた、実績のあるツールです。 HDLベースのFPGAデザイン・シミュレーション・ソリューションで、大手FPGAメーカーの最新デバイスをサポートしています。高性能、混合言語シミュレーション・ソリューションとして、Active-HDLは120近くのサードパーティベンダツールと連携可能です。FPGA設計者のために、特定のベンダから独立して使える統一されたプラットフォームを構築できます。 Active-HDL 10.4 はIntel FPGA® (Altera), Lattice®, Microsemi™ (Actel), Xilinx®の業界最先端のFPGAデバイスのデザイン作成とシミュレーションをサポートしています。

Active-HDLの10.4リリースには他にも数多くの新機能や機能拡張が盛り込まれ、性能も最適化されています。詳細情報、チュートリアル、無料評価版のダウンロード、新機能プレゼンテーションなどについては、https://www.aldec.com/Products/Active-HDLをご覧ください。

アルデックについて

アルデックは1984年に設立されたエレクトロニクス・デザイン検証のインダストリ・リーダです。RTL設計、RTLシミュレータ、ハードウエア・アシステッド・ベリフィケーション、SoC/ASICプロトタイピング、デザインルールチェック、IPコア、要求ライフサイクル管理、DO-254機能検証、組込みソリューション、および軍事／航空宇宙向けソリューションなどの分野で、パテントを取得したテクノロジを提供しています。 www.aldec.com

AldecはAldec, Inc.の登録商標です。その他の商標および登録商標は各所有者の財産です。