アルデック、SystemVerilog関連処理を劇的に高速化し、VHDLユーザー向けの新しいメソドロジを先駆けて導入したRiviera-PROをリリース

Henderson, NV – 2016年11月16日 – Aldec, Inc. （以下「アルデック」）は、先進的検証プラットフォームRiviera-PRO™の最新リリース2016.10を発表しました。Riviera-PROは大規模・複雑なシステム・オンチップ（SoC）、ASIC、FPGAデザインの機能検証のための統合ソリューション です。今回の最新リリースでは、Riviera-PROはSystemVerilogのコンパイルとシミュレーションの性能が大きく向上しました。制約付きランダム・シミュレーションなどの部分は、35%も高速になりました。

お客様のニーズに応える形で、Riviera-PROは機能検証データを収集する必要のあるOSVVMユーザーのために、 Open Source VHDL Verification Methodology （OSVVM）のメトリクスドリブン検証（Metric Driven Verification）を導入しました。

Riviera-PROプロダクトマネージャのRadek Nawrotのコメント:
「エンジニアの世界では、時に特定のベンダーへの依存度が小さいソリューションが求められることがあります。そのため、アルデックはオープンソースと当社のソリューションの間にある壁を取り払うソリューションの開発に力を入れています。Riviera-PRO 2016.10 では、ユーザーをサポートし、製品開発期間を短縮するために、オープンソースのソリューションとの連携を強化しただけでなく、機能検証用デバッギングツールを追加しました。」

公式にDPI-SCインタフェースをサポートすると共に、Riviera-PRO 2016.10 では有限ステートマシンのデバッギングツール「FSM List」が追加されました。これはFSMの構成の確認とテストスイートのメトリクスへの関連付けが簡単にできるツールです。

Riviera-PRO 2016.10 リリースは数多くの新機能や機能拡張が盛り込まれ、性能も改善されています。詳細、チュートリアル、無料評価版のダウンロード、新機能プレゼンテーションなどについては、http://www.aldec.com/Products/Riviera-PROをご覧ください。

アルデックについて

米国ネバダ州ヘンダーソンに本社を置くアルデックは、エレクトロニクス・デザイン検証のインダストリ・リーダです。RTL設計、RTLシミュレータ、ハードウエア・アシステッド・ベリフィケーション、SoC/FPGAプロトタイピング、デザインルールチェック、CDC検証、IPコア、組込、要求ライフサイクル管理、DO-254機能検証および軍事／航空宇宙向けソリューションといったパテントを取得したテクノロジを提供しています。 http://www.aldec.com/

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