Riviera-PRO によるアルテラIP コアの言語に依存しないシミュレーション

内容

アルテラは、いくつかのIP(たとえば、Transceiver PHY IPコア)をVerilog/SystemVerilogのみで提供しています。VHDL のTransceiver PHY を選択した場合、Quartus II ソフトウェアはVHDLのラッパーのみ生成します。基盤になる全てのファイルは、Verilog、またはSystemVerilog で記述されています。

有効化

VHDL シミュレーション機能のみが含まれているアルデックライセンスで、Verilog のアルテラIP コアシミュレーションの実行を可能にする方法を示します:

  1. アルデックライセンスファイルに、アルテラのランゲージニュートラルライセンス機能を含める必要があります。この機能を持っているかどうかわからない場合は、アルデックの営業担当に確認してください。

  2. アルデックの担当者、またはサポートポータルで希望するアルテラIP コアの言語に依存しないバージョンの提供を要求してください。アルデックは、言語に依存しない様にアルテラのIPコアの本来のVerilog/SystemVerilog ファイルをウォーターマーク化して、それらをお届けします。そして、アルテラのランゲージニュートラル機能とVHDL のみでシミュレーションを実行できます。

参考:アルデックは、Quartus IIソフトウェアで生成されたアルテラのIP コアをウォーターマーク化します。サードパーティベンダーが提供するVerilog のIP コアをシミュレートするには、アルデックのVerilog シミュレーションライセンスを持っている必要があります。

利用について

ウォーターマーク機能は2013年2月にリリースしたRiviera-PRO 2013.02 から利用できるようになりました。

Ask Us a Question
x
Ask Us a Question
x
Captcha ImageReload Captcha
Incorrect data entered.
Thank you! Your question has been submitted. Please allow 1-3 business days for someone to respond to your question.
Internal error occurred. Your question was not submitted. Please contact us using Feedback form.
We use cookies to ensure we give you the best user experience and to provide you with content we believe will be of relevance to you. If you continue to use our site, you consent to our use of cookies. A detailed overview on the use of cookies and other website information is located in our Privacy Policy.