Active-HDLにおけるAltera IPコアの言語非依存シミュレーション


AlteraはいくつかのIP、例えばトランシーバー PHY IP コアを Verilog や SystemVerilog のみで提供しています。トランシーバー PHYの出力にVHDLを選択すると、Quartus II は VHDLのラッパーファイルを生成し、下の階層のファイルは全てVerilog や SystemVerilogで記述します。


Active-HDL 10.1以降のバージョンでは、VHDLライセンスのみをお使いのアルデック・ユーザ様も、Verilogライセンスを購入することなく、Alteraの最新ライブラリやMegafunctionをシミュレーションすることができます。

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