« Prev | Next » Active-HDLにおけるAltera IPコアの言語非依存シミュレーション 概要 AlteraはいくつかのIP、例えばトランシーバー PHY IP コアを Verilog や SystemVerilog のみで提供しています。トランシーバー PHYの出力にVHDLを選択すると、Quartus II は VHDLのラッパーファイルを生成し、下の階層のファイルは全てVerilog や SystemVerilogで記述します。 Active-HDLの対応 Active-HDL 10.1以降のバージョンでは、VHDLライセンスのみをお使いのアルデック・ユーザ様も、Verilogライセンスを購入することなく、Alteraの最新ライブラリやMegafunctionをシミュレーションすることができます。 Previous article Next article