ポート宣言順序

概要

ブロックダイアグラム bde上のブロック内の信号は、なぜVerilog/VHDL ソースコードの記述と同じ順序ではないのか？

対応方法

Active-HDL 8.3 以降のバージョンでは、ブロック内部の信号は Verilog/VHDL ソースコードと同じ順序で表示されます。

Printed version of site: www.aldec.com/jp/support/resources/documentation/faq/1135