results.ccl ファイルにコードカバレッジデータが書き込まれていません





  1. Design | Settings | Compilation | Verilog または VHDL を選択し、Enable Debug オプションにチェックを入れます。

  2. デザインファイルを再コンパイルし、コードカバレッジオプションを有効にしてシミュレーションを再実行します。

  3. results.ccl ファイルにコードカバレッジ結果が書き込まれていることを確認します。

Ask Us a Question
Ask Us a Question
Captcha ImageReload Captcha
Incorrect data entered.
Thank you! Your question has been submitted. Please allow 1-3 business days for someone to respond to your question.
Internal error occurred. Your question was not submitted. Please contact us using Feedback form.
We use cookies to ensure we give you the best user experience and to provide you with content we believe will be of relevance to you. If you continue to use our site, you consent to our use of cookies. A detailed overview on the use of cookies and other website information is located in our Privacy Policy.