Active-HDLにおけるActive-CADデザインのインポート方法

概要

Active-CADはFPGA /CPLDデザイン開発用に完全統合されたEDAツールセットで、様々なデザイン入力やシミュレーションメソッドをサポートしています。デザインは回路図やHDL、ステートマシンで入力することが可能です。デザインは回路図のみ、混在モード(回路図、HDL、ステートマシンの組み合わせ) またはHDL(HDLのみ、またはステートマシン)のいずれでも設計できます。

Active-HDLはActive-CAD/Foundationの回路図 (*.sch)、ライブラリおよびプロジェクトをインポートするユーティリティを提供しています。インポートユーティリティにより、 Active-CAD/Foundation ユーザは現在や過去のプロジェクトやデザインを、Active-HDL の設計環境に移行することができます。

Active-HDLは、回路図タイプとHDLタイプのプロジェクトのインポートをどちらもサポートしています。ただしABEL ファイルやステートマシンファイルを含むプロジェクトはインポートできません。

Active-CADプロジェクトのインポート方法

Active-CADプロジェクトをインポートする前に、Active-HDLを立ち上げ、新しい空のデザインを作成します。メニューのFile>Import>Active-CAD Project を選択します。インポート処理では、オリジナルの Active-CAD プロジェクトファイルの一部がActive-HDLの現在のデザインにコピーされ、残りは変換されます。インポートでは、Active-CAD 回路図の階層構造を保持します。インポート中に、Active-CAD プログラムが最小化タスクとして実行されているのが確認できます。

回路図タイププロジェクトのインポート方法

次のテーブルでは、回路図タイププロジェクトのインポート方法を説明しています。

HDLタイププロジェクトのインポート方法

HDLタイププロジェクトのインポートでは、どのタイプのファイル (回路図、VHDL、Verilog または ABEL)でも、Project's Manager Hierarchy Browserに付加することができます。インポート中に次の操作が実行されます。

オリジナルのプロジェクトに付加されているすべてのVHDLとVerilog ファイルは、Active-HDL デザインにコピーされ追加されます。
オリジナルのプロジェクトに付加されているすべての回路図ファイルはブロック図に変換されます。変換されたブロック図のファイルがActive-HDL デザインに追加されます。Active-CAD プロジェクトに複数の回路図ファイルが含まれる場合には、それぞれのファイル毎に変換され、複数ページのブロック図にはマージされません。

ログのインポート方法

インポート時、Active-HDLはHTMLフォーマットのマスターログに加えて、テキストフォーマットの部分ログを作成します。マスターログはインポートされたActive-HDLデザインに追加されるので、Design Browserから直接開くことができます。そこには部分ログへのリンクが含まれています。

Active-CAD回路図のインポート方法

Foundationプロジェクト全体をインポートする代わりに、回路図単体をインポートすることができます。インポート時に、回路図ファイルはブロック図に変換され、Active-HDLのカレントデザインに自動で追加されます。インポートされた回路図に表示されているすべてのユーザ定義のマクロは、空のシンボルに変換されます。システムマクロだけが、回路図タイププロジェクトのインポートルールに従って変換されます。

Active-CAD ライブラリのインポート方法

Active-HDL ではActive-CADライブラリの内容をインポートすることができます。インポートライブラリに存在するマクロを記述しているソースファイルは、自動でカレントデザインに追加されコンパイルされます。マクロインポートのルールは、インポートされた回路図タイププロジェクトに応じて異なります。

Active-CAD と Active-HDLの機能の相違

Active-CAD から Active-HDL へ切り替えていただいたユーザ様は、2つのツールには多くの機能の違いがあることに気づくと思います。次のテーブルでは主要な相違点を説明しており、Active-CADやFoundation プロジェクトのインポート時に発生する問題の解析に役立ちます。

Active HDLにおけるシミュレーションライブラリ

Active-CAD デザインからエクスポートされたHDLコードには、コンポーネントのインスタンスが含まれており、そのコンポーネントのシミュレーションモデルはActive-HDLで利用可能なHDLライブラリのいずれかに含まれています。 Active HDL は最も人気のある FPGAs やCPLD向けのシミュレーションモデルのコンパイル済みライブラリを提供しています。ほとんどのライブラリには、デバッグ目的でソースコードが含まれています。著作権制約に基づいて、コードの修正や配布は禁じられています。

Active-HDL は次のベンダ向けライブラリを提供しています。

ACTEL
ALTERA
CYPRESS
LATTICE
LUCENT
QUICKLOGIC
XILINX

上記ベンダ向けのActive-CAD デザインからエクスポートされたHDLコードは、追加修正することなくActive-HDL でシミュレーションが実行できます。

PLDベンダからソースを入手した場合には、そのライブラリをActive-HDLに追加することも可能です。

Active-CAD テストベクタをActive-HDLで使用する方法

エクスポートされたデザインが以前Active-CADで開発され、シミュレーションを実行している場合には、テストベクタをActive-HDLでのシミュレーションに再利用することができます。Active CADでは binary と ASCIIの2つのフォーマットがテストベクタに使用できましたが、Active-HDLではASCII フォーマット(*.ASC)で保存されている必要があります。信号の波形に加えて、ASCII ファイルは波形ウィンドウで定義さｒているため、スティミュラスに関する情報を含んでいます。

Active-CADのテストベクタを再利用する方法

Active CADにて、File/Save Waveform コマンドとASCII テストベクタオプションを使って、ASCII フォーマットで波形を保存します。
Active HDLにて、 File /Open　を使って保存したファイルを開きます。その操作により波形は Active-HDL特有のシミュレータフォーマットに変換され、再度保存されます。

既知の問題

HDLタイププロジェクトにて、COREGen と LogiBLOX コンポーネントがVHDLまたはVerilogファイルでインスタンシエートされている場合、同EDIF ネットリストファイルはインポートされません。
ABELファイルを含むHDLタイププロジェクトはインポートできません。
機能検証時に波形ウィンドウにてスティミュラスを定義しており、論理合成後のシミュレーションやタイミングシミュレーション時にイニシャライズシミュレーションを実行すると、スティミュラスは消失します。