ALINT™ Design Rule Checking

デザイン・ルール・チェッキング

ALINT™は、デザインの早期段階で重要な問題を発見することで、検証時間を大きく削減するデザイン解析ツールです。スマートなデザイン・ルール・チェッキング(リント)でコーディングスタイルや機能、構造的な問題を発見し(こうした問題はシミュレータでデバッグするのは非常に困難です)、問題がデザインフローの下流段階に波及するのを防ぎます。ALINTはカスタマイズ性と直感性の高いフレームワークを持ち、既存環境にもシームレスに統合可能で、既存のデザイン・ガイドラインの自動化に有効です。このフレームワークは設定可能なルール・セットと効率の高いフェーズ・ベース・リント(PBL)メソドロジ、および多機能な結果解析ツールが特徴で、ユーザの生産性とデザイン解析・洗練プロセスの全体的な効率を高めます。

Design_Rule_Checker

主な特徴

  • 大規模ASIC/FPGA/SoCデザインの高速解析
  • フェーズ・ベース・リント(PBL)メソドロジ
  • IEEE VHDL/Verilog/混在言語のデザイン
  • STARC VHDL/Verilogルール・プラグイン
  • DO-254/ED-80 VHDL/Verilogルール・プラグイン
  • RMMルール・プラグイン(VerilogおよびVHDL)
  • カスタム・ルール作成(C++ API)
  • 統合的結果解析とデバッギング環境
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