FPGAデザイン作成とシミュレーション
Active-HDL™はWindows®で動作するチーム環境向けFPGAデザイン作成およびシミュレーションの統合ソリューションです。Active-HDLの統合デザイン環境（IDE）には、完全なHDLおよびグラフィカル・デザインツールとRTL/ゲートレベルの混合言語シミュレータがあり、FPGAデザインを短期間で開発から検証までできるようになっています。
デザインフロー・マネージャはデザインエントリ、シミュレーション、合成およびインプリメンテーションの間で200種類以上のEDAツールやFPGAツールを起動できますので、開発チームはFPGAデザインプロセスにおいて一貫して同じプラットフォームを維持できます。Active-HDLはAMD、Intel、Lattice、Microchip、Quicklogicなど、主要なFPGAデバイスをすべてサポートしています。
主な機能と利点
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チームベースの統一されたデザイン環境でローカルまたはリモート・チームにわたって統一性を維持可能
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設定可能なFPGA/EDAフロー・マネージャインタフェースは200種類以上のベンダツールとインタフェースを取れるので、FPGA開発中一貫して1つのプラットフォームを使い続けられます
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テキスト、スケマティックおよびステートマシンを活用してデザインを素早く作成
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セキュアで信頼性の高い相互利用可能な暗号化規格でIPを配布・送付
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共通カーネルの強力なVHDL/Verilog/SystemVerilog/SystemC対応混合言語シミュレータ
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グラフィカルでインタラクティブなデバッギングとコード高品質化ツールでコードの品質と信頼性を確保
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コードカバレッジ解析ツールで測定基準に基づく検証を実施、デザインの実行されない部分を特定
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ABV（アサーションベース検証（SVA, PSL））で検証の質をアップ、より多くのバグを発見
- SV ファンクションカバレッジ、コンストレイントランダム、UVMなどの高度な検証構成をシミュレートする機能
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HDLシミュレーションとDSPブロック用の高抽象度数学モデル環境のギャップはMATLAB®/Simulink®インタフェースで埋めます
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HDL-スケマティックコンバータでデザインの核心部分を抜き出し分かりやすいグラフィックで表現
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デザインドキュメントをHTMLやPDFで自動生成、すぐにデザインを共有可能
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