お客様の声

軍事技術大学 (ポーランド・ワルシャワ)

当学では「デジタル技術」コースのVHDL教育で、Active-HDLをメインシミュレータとして使っています。学生から見て、このシミュレータは特にVHDLの学習に使い勝手がよいようです。私を含めた教師陣は、Active-HDLはVHDLを短期間で学ぶのにベストなシステムと考えています。専用のエディタから高速コンパイラ、最終シミュレータやプレゼンテーションツールまで、必要なものが全部揃っています。Active-HDLの大きな利点は、将来的なプロフェッショナルとしての仕事、特に最先端のFPGA回路設計の仕事において、メインシステムとして使える可能性があることです。

Dr. Zbigniew Jachna, Assistant Professor, Department of Electronic Engineering Military University of Technology, Warsaw

香港理工大学

「電子及資訊工程學系は2011年からアルデックのRiviera-PROを教育と研究に利用しています。直感的なGUIはとても使いやすく、学生へのチュートリアルもほんの少しだけで済みます。いちばん便利な機能は、上流と下流のEDAツールと統合できるところです。Riviera-PROは学部内で使われている高位合成ツールや主なFPGAメーカーのツールとしっかり連携します。そのためRiviera-PROを中心にしてデザインからプロトタイピングまでのフローを完成させるのがとても簡単です。」

Dr. Benjamin Carrion Schafer, Assistant Professor, Department of Electronic and Information Engineering
香港理工大学

「私は10年以上、仕事でも大学でもアルデックのツールを使い続けています。デジタル回路設計の世界を見渡してみても、Active-HDLほど簡潔さと柔軟性を持ち合わせたソフトウェアはありません。」

Michael Anderson -  Professional Engineering & University Professor

南フロリダ大

「同学ではVHDL（EEL 6935）とRapid System Prototyping with FPGAs（EEL 6936）でメインシミュレータとしてRiviera-PROを使っています。このツールは学びやすく、柔軟性も高くパワフルです。学生の間では、HDLエディタが文法のハイライトやテキスト書式、コードテンプレートを作れるウィザードなどがあって使いやすいと好評です。中でも使用頻度が高いのは、テストベンチ・テンプレートの生成機能です。私達はハードウェア記述言語（VHDLとSystemVerilog）の教材としてもRiviera-PROを推薦します。」

Dr. Jorge Galvis, Professor of Electrical Engineering, University of South Florida.

ローワン大学

「コンピュータ学科では、ハードウェア記述言語（VHDL）の導入・教育構想の一環として、コンピュータアーキテクチャとコンピュータのハードウェアに関するコンピュータ科学のカリキュラムで、Active-HDLに移行しました。Active-HDLは大いに役に立つと思います。

コンピュータ科学の専門家兼教育者として、私達は学習効率を高める方法や、学生に『最先端』の経験をさせられる方法を常に探しています。アルデックの製品は大学生のハードウェア中心のクラスにまさにうってつけでした。Active-HDLは、教員と学生にとって、非常に多機能で使いやすいデジタルコンポーネントやデジタルシステムの開発環境でした。さらに、学生は複雑なデザインを管理・テストできる能力のおかげで、設計工程の中で開発環境の使い方を学ぶ労力が省けました。学生は変化する就職市場に対応できるようにするために、コンピュータ科学のハードウェアとソフトウェアの側面両方に精通しなければなりません。Active-HDLとVHDLをコンピュータアーキテクチャのコースに組み入れることで、学生はデジタル設計とコンピュータハードウェアをより深く理解できるようになります。組込のドキュメンテーションとウィザードもツール学習の負担を軽くするのに貢献しており、またアルデックのサポートも素晴らしいです。私はコンピュータハードウェアやデジタル設計の学習により多くの時間を振り向けられるように、設計・シミュレーションツールの変更を検討している学部や学生、大学などにActive-HDLをお勧めしたいです。」

Dr. Nancy Tinkham, Professor and Chair, Computer Science Department, Rowan University

ネバダ大学ラスベガス校

「私はActive-HDLを使ってハードウェア記述言語（CPE410とEE610）を教えています。Active-HDLはプログラマブル・ロジックデバイスを使う設計者のニーズに合わせたEDAツールです。VHDLを教えるにはActive-HDLがいちばんだと考えています。とてもユーザーフレンドリーで使いやすく、多機能だからです。私の学生も、オンライン・ドキュメンテーションがとても便利だと感じています。言語アシスタントとウィザードはコードを短時間で書くのに役立ちます。私は迅速で正確なカスタマーサポートに感謝しています。イメージプロセッサを設計している卒業生から見ると、Active-HDLがシミュレーションとデバッグで他のツールより効率的です。学生にも設計者にもActive-HDLを勧めたいですね。」

Dr. Henry Selvaraj, Professor and Chair Department of Electrical and Computer Engineering, University of Nevada Las Vegas

AGH工科大学

「私達は授業でアルデックのActive-HDLを10年以上使っています。初心者にとっては、ツールの使いやすさ、分かりやすいユーザーインタフェース、FPGAメーカーのツールとのシームレスな統合性などが便利です。おかげで学ぶ際にHDLに関することだけに集中できます。中上級の学生の間では高速な混合言語シミュレーションや幅広いリソースが好評です。このようにActive-HDLは、実際のプロジェクトはもちろんのこと、幅広いデジタル設計コース向けとしても優れたツールです。」

Pawel  J. Rajda, PhD EE 

オーバーン大学

この2年間、当学では3〜4年のVHDLモデリング・シミュレーションを扱うデジタルシステムデザインコースでアルデックのActive-HDLを使ってきました。また最低1デザインをVerilogで開発しています。このコースの研究室セッションでは、学生はXilinxのFPGA上でデザインをインプリメントしてテストします。通常は、Xilinx ISEでHDLのビヘイビアモデルまたはRTLモデルを作成し、そこからシミュレーションを始めてモデルを検証します。デザインのビヘイビアの検証が終わったら、合成、マッピング、配置配線と進んでデザインをFPGAにインプリメントします。そして最終的な構造モデルをシミュレーションして最初のモデルと動作が同じであることと、タイミングも許容範囲に収まっていることを確認します。
アルデックのActive-HDLはXilinx ISEとシームレスに動作しました。Active-HDLのシミュレーションはISE内部から起動し、Active-HDLのプロジェクトも自動的に作成されます。学生にとっても、Active-HDLはデザイン入力用のスティミュラス作成も、シミュレーション結果の解析も簡単にできる点が便利でした。さらに、Student Editionを使えば、研究室の外でもHDLデザインを作成・テストが簡単にできて、研究室でのセッションの準備に役立ちました。また、Active-HDLは比較的簡単にVHDLとVerilogとの間でモデリングを変換することができました。これからもアルデックの優れたツールを使っていきたいと思います。

Victor P. Nelson, Professor and Assistant Chair, Electrical and Computer Engineering, Auburn University