アルデックのデザインルールチェッカ ALINT-PRO™ の検証能力がさらに向上
Henderson, NV – 2018年7月19日 – エレクトロニクスデザイン検証のインダストリ・リーダーである Aldec, Inc. (以下「アルデック」)は、大規模FPGA・ASICデザインが近年ますます複雑になっているのに対応して、定評ある ALINT-PRO™ のルールチェック機能を強化しました。これらの強化された機能には、ステート検索を支援するために、従来の2倍の数のFSMルールチェックと新しいグラフィカル表示が含まれています。
アルデック、ソフトウェアプロダクトマネージャ Sergei Zaychenkoのコメント:
「FSMベースの制御ブロックの実装時に設計者が直面する問題のほとんどは、カバレッジを有効にしたシミュレーションやフォーマルプロパティチェックメソッドを使用するRTLサインオフ時に検出されがちです。テストスティミュラスが利用可能となるかなり前に、ALINT-PRO™は多くの複雑なFSMの問題を検出することができます。 ALINT-PRO™の最新バージョンのユーザはFSMレベルの検証を実行でき、後工程の検証時間を大幅に短縮できます。」
ALINT-PRO™ 2018.07リリースによるユーザにとっての別の大きなメリットは、複雑なXilinx Vivado/ISEプロジェクトの自動設定の改善です。本機能改善により、IP集約型のXilinx FPGAターゲットデザインに対して、設計初期のスタティック検証用「プッシュボタン」フローが利用できます。ワークスペースが自動生成され、階層的でインクリメンタルなDRC/CDC解析が提供されるため、設計者はIPブロックの境界精度を保ちながら、カスタムRTLブロックのチェックに専念することができます。IPブロックが元の設計環境で再設定されない限り、IPブロックは一度だけ解析され、抽出されたブロックレベルのタイミング制約が自動的に付加され、主要デザインのより高度な検証が可能になります。
ALINT-PRO 2018.07 の主な機能
ALINT-PRO について
ALINT-PRO™は、VHDL/Verilog/SystemVerilogで書かれたRTLコードのデザインを検証するソリューションです。重点を置いて解析するのは、コーディングスタイルと命名規則、RTLシミュレーションと合成後シミュレーションのミスマッチ、スムーズで最適な合成、FSM記述の信頼性と再利用性、その後のデザイン工程での問題顕在化防止、クロックツリーとリセットツリーの問題、CDC/RDC、DFT、再利用性を考慮したコーディングなどです。RTLとSDC™ソースファイルをベースにスタティック解析を行い、デザインの早期段階で重大なデザインの問題点を見つけ出し、デザインのサインオフまでの時間を劇的に短縮します。
ALINT-PRO 2018.07 リリースには数多くの新機能や機能拡張が盛り込まれ、性能も最適化されています。さらに詳しい情報や、チュートリアル、無料評価版のダウンロード、新機能プレゼンテーションなどについては下記をご覧ください。
https://www.aldec.com/Products/ALINT-PRO.
アルデックについて
アルデックは米国ネバダ州ヘンダーソンに本社を置く、エレクトロニクス・デザイン検証のインダストリ・リーダです。RTL設計、RTLシミュレータ、ハードウェア・アシステッド・ベリフィケーション、SoC/ASICエミュレーション・プロトタイピング、デザインルールチェック、CDC検証、IPコア、要求ライフサイクル管理、DO-254機能検証、ハイパフォーマンスコンピューティングおよび軍事/航空宇宙向けソリューションといったパテントを取得したテクノロジを提供しています。 www.aldec.com