Henderson, NV – 2018年5月8日 – エレクトロニクスデザイン検証のインダストリ・リーダーである Aldec, Inc. (以下「アルデック」)は、Riviera-PRO™の最新リリースにUVMレジスタジェネレータを追加しました。レジスタモデルの作成が自動化できるようになり、時間の節約になるだけでなく、UVMクラスを書く場合に起こりうるある種特定のコーディングミスを減らすことができます。
UVMレジスタジェネレータでは、2種類の入力データ、IP-XACTコンポーネントファイル(IEEE Std. 1685-2009/2014 の一部)とCSVファイルがサポートされます。Riviera-PROプロダクトマネージャの Radek Nawrot は次のように述べています。「Riviera-PROはもともと機能が豊富でコストパフォーマンスの高いEDAツールでしたが、今回の機能追加は非常に重要なものです。エラーがなく再利用できるUVMテスト環境をできる限り早く、シームレスに作れるため、非常に有効です。」
Riviera-PRO™にはユニットリンティング機能も追加されました。作業中のコードブロック(「ユニット」)だけを別のアプリケーションを起動することなく(別アプリケーションで行うことも可能)品質チェックにかけることができる機能です。ユニットリンティング機能は、Riviera-PROのLVT版をお持ちか、リント機能のライセンスを別にお持ちであれば、Riviera-PROからアルデックのALINT-PROをバックグラウンド起動して実行することができます。
さらに、Riviera-PRO™では最新のVHDLの拡張機能(VHDL 2018 の正式リリースで採用される可能性が高い拡張機能)が利用できます。
Radek Nawrot のコメント:「今回のRiviera-PRO™の3つの機能強化は、すべて顧客からの要望に応じて追加されました。お客様は生産性向上に余念がなく、VHDL 2018 でコーディングしたデザインをすぐにでもシミュレーションしたいと考えています。
Riviera-PRO 2018.02には数多くの新機能や機能拡張が盛り込まれ、性能も最適化されています。詳細な内容、チュートリアル、無料評価版のダウンロード、新機能プレゼンテーションなどについては、https://www.aldec.com/jp/products/functional_verification/riviera-proをご覧ください。
Riviera-PRO™ 2018.02のハイライト
Riviera-PRO™について
Riviera-PRO™は、未来の最先端のFPGA/SoCを設計しているエンジニアの抱える検証ニーズに応えます。Riviera-PROは、色々な抽象レベルにおいて高性能シミュレーションエンジンと高機能デバッグ、さらには最新の言語と検証ライブラリ規格のサポートをひとつにまとめ、テストベンチの能率、再利用性および自動化を極限まで高めます。
アルデックについて
アルデックは米国ネバダ州ヘンダーソンに本社を置く、エレクトロニクス・デザイン検証のインダストリ・リーダです。RTL設計、RTLシミュレータ、ハードウェア・アシステッド・ベリフィケーション、SoC/ASICエミュレーション・プロトタイピング、デザインルールチェック、CDC検証、IPコア、要求ライフサイクル管理、DO-254機能検証、ハイパフォーマンスコンピューティングおよび軍事/航空宇宙向けソリューションといったパテントを取得したテクノロジを提供しています。 www.aldec.com