アルデック、コンパイル済み検証ライブラリをさらに積み増し、SystemVerilogとUVMを大幅に高速化したRiviera-PROの最新リリースを発売

Henderson, NV – 2017年4月11日 – Aldec, Inc. （以下「アルデック」）は、先進的検証プラットフォームRiviera-PRO™の最新リリース2017.02を発表しました。このリリースでは、大規模なシステム・オンチップ（SoC）、ASICおよびFPGAデザイン検証用の新機能やライブラリが追加されました。また、SystemVerilogやUVMのコンパイルとシミュレーションの性能が大幅にアップしました。SystemVerilogのランダムコンストレイントシミュレーションは28%、UVMシミュレーションは10%、それぞれ高速化しました。VHPIインタフェースを使用するデザインのシミュレーションは3800%高速になりました。

Riviera-PROの最新リリースで利用できるライブラリとして、オープンソースの Universal VHDL Verification Methodology (UVVM) が、コンパイル済み検証ライブラリとして、業界で広く利用されているOVM、UVM、OSVVMの検証ライブラリの仲間に加わりました。UVVMは強力なフレームワークでありメソドロジです。OSVVMのランダム化機能やUCISベースの機能カバレッジと組み合わせることで、システムレベルデザイン向けに効率的で再利用可能なソリューションとなります。

アルデックのRiviera-PROプロダクトマネージャRadek Nawrotのコメント:
「既製の強力な検証ライブラリ群とメトリックドリブン検証のフルサポートを加えることで、複雑なSoCやFPGAを高速に、かつ以前のリソースを再利用しながら検証できるようになります。ユニバーサル検証ライブラリはひとつひとつ機能が違うので、コンパイル済み検証ライブラリをあえて数種類提供しています。そのためお客様は、直面している検証の課題に合わせて、最適なライブラリを選択することができます。」

さらに、Riviera-PRO 2017.02 ではカバレッジビューワにも数多くの拡張がなされ、データ表示機能がユーザーのニーズに合わせてカスタマイズできるようになりました。

Riviera-PRO 2017.02 リリースは数多くの新機能や機能拡張が盛り込まれ、性能も改善されています。 詳細、チュートリアル、無料評価版のダウンロード、製品概要、新機能プレゼンテーションなどについては、http://www.aldec.com/Products/Riviera-PROをご覧ください。

アルデックについて

米国ネバダ州ヘンダーソンに本社を置くアルデックは、エレクトロニクス・デザイン検証のインダストリ・リーダです。RTL設計、RTLシミュレータ、ハードウエア・アシステッド・ベリフィケーション、SoC/ASICプロトタイピング、デザインルールチェック、IPコア、要求ライフサイクル管理、DO-254機能検証および軍事／航空宇宙向けソリューションといったパテントを取得したテクノロジを提供しています。www.aldec.com

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