アルデック、新たなパラダイムを作るFPGA/ASICデザインのデザインルール・チェックとクロック・ドメイン・クロッシング検証を統一したプラットフォームを発表

Henderson, NV – 2017年2月14日 – Aldec, Inc. （以下「アルデック」）は、混合言語のデザインルール・チェック（DRC）とクロック・ドメイン・クロッシング（CDC）検証のプラットフォーム、ALINT-PRO™の最新バージョン2017.01を発表しました。ALINT-PROはFPGAやASICをターゲットにしたVHDL/Verilog/SystemVerilogのRTLデザインをスタティックなルールで検証するための統一的フレームワークです。 

アルデックのソフトウェア・プロダクトマネージャ Sergei Zaychenko のコメント:「RTLコードのミスを見落として、設計工程の終わり近くになって見つかる事態になると、設計は失敗に終わりかねません。このALINT-PROの最新バージョンでは、設計者もマネージャも、デザインルール・チェックとCDCがメソドロジとして1つのプラットフォームの中で使えるようになり、バグや欠陥がデザインに混入したその日のうちに隠れたバグを見つけ出し、非決定論的な欠陥を抑え込めるようになります。」 

ALINT-PRO 2017.01の主な特徴

• Verilogルールプラグインのフルサポート（STARC, DO-254, RMM, Aldec Premium）
• ネット接続情報に基づくブラックボックス・ユニットの即時合成
• CDC クロック・リセットのデバッグ拡張、カスタム・シンクロナイザのサポート改善
• Intel Arria, Stratix, Cyclone, MAXライブラリのCDCサポート
• 編集可能なルールレベルと、そのルールレベルに応じた違反の優先順位付け
• ディレクトリベースの除外（サードパーティのブロック全体を除外する）
• 違反ビューワとタスクビューワの相互連携
• Relaxed Restriction（制約緩和）ルールで、違反があっても分析は停止しない

最新のALINT-PROはこれまでのアルデックのDRCソリューション「ALINT™」の完全上位互換で、自然な検証フローを構築します。また、使いやすさ、パフォーマンス、品質の面でも多くの部分が改良されています。現在ALINTをご利用のお客様は2017年末までにALINT-PROへの移行をお勧めしております。有効なALINTの保守契約をお持ちのお客様は、アップグレードは無料です。プロジェクト、プリファレンス設定、ルールポリシーおよび除外の自動移行スクリプトがALINT-PROに用意されています。また、アルデックのカスタマーサポートにて移行のお手伝いを致します。

ALINT-PROについて

ALINT-PRO™はVHDL/Verilog/SystemVerilogで書かれたRTLコードのデザインを検証するソリューションです。重点を置いて解析するのは、RTLシミュレーションと合成後シミュレーションのミスマッチ、合成に最適なコーディング、下流デザイン工程での問題回避、ポータビリティと再利用を考慮したコーディング、およびFPGA/ASICデザインの高度なCDC検証などの一般的な問題です。RTLとSDC™ソースファイルをベースにスタティック解析を行い、デザインの早期段階で重大なデザインの問題点を見つけ出し、デザインのサインオフまでの時間を劇的に短縮します。

ALINT-PRO 2017.01 リリースでは数多くの新機能や機能拡張が盛り込まれ、性能も最適化されています。詳細、チュートリアル、無料評価版のダウンロード、新機能プレゼンテーションなどについては、https://www.aldec.com/Products/ALINT-PROをご覧ください。

アルデックについて

アルデックは1984年に設立されたエレクトロニクス・デザイン検証のインダストリ・リーダです。RTL設計、RTLシミュレータ、ハードウエア・アシステッド・ベリフィケーション、SoC/ASICプロトタイピング、デザインルールチェック、IPコア、要求ライフサイクル管理、DO-254機能検証、組込みソリューション、および軍事／航空宇宙向けソリューションなどの分野で、パテントを取得したテクノロジを提供しています。www.aldec.com

AldecはAldec, Inc.の登録商標です。その他の商標および登録商標は各所有者の財産です。