OS-VVM™

VHDL および Verilog 言語が、複雑な FPGA および ASIC 設計を作成する能力を提供することは よく知られています。しかしながら、テストのためのランダム生成、あるいは自動的にファンクション・カバレッジを収集するために、設計者は SystemVerilog または SystemC のようなハードウェア検証言語に 移行する必要があります。

Open Source VHDL Verification Methodology (OS-VVM) は、以下を可能にする VHDL ベースの検証パッケージを含みます:

1. 信号、および様々な型の変数のランダム値を生成。乱数の範囲や重み付け制約で、ランダム生成に制約を与えることが可能。

2. 容易にカバーポイント、クロス・ポイントを含むファンクション・カバレッジ・モデルを定義。高度なカバレッジがファンクション・カバレッジを高速に達成。各ポイントにカバレッジ・ゴールを指定することが可能。
例）カバーされなければならないポイントのヒット数

FIFOの例を含むデモにあるように、トランザクションレベル・モデリング（TLM）と共に使用されると OS-VVM は 最も効率的です。例に使用しているモデルは、テスト構造を学ぶ時間を最小にし、メソドロジの採用を容易にするために、明確でシンプルにしています。

OS-VVM は Aldec と SynthWorks の協力により開発され、両社で VHDL デザインコミュニティを引き続きサポートすることを約束します。VHDL 言語だけのライセンスで動作することが可能で、 IEEE 1076-2008 VHDLを使用してライブラリのソースコードを開発しています。